Высокочастотные широкополосные КМОП сложно-функциональные блоки синтезаторов частот

Тип работы:
Диссертация
Предмет:
Элементы и устройства вычислительной техники и систем управления
Страниц:
175


Узнать стоимость

Детальная информация о работе

Выдержка из работы

Диссертация посвящена решению важной научно-технической задачи разработки отечественных высокочастотных широкополосных сложно-функциональных (ОФ) блоков синтезаторов частот (СЧ), изготавливаемых по объемной КМОП технологии и предназначенных для построения СБИС типа, & laquo-система на кристалле& raquo- (СнК).

В настоящее время остро стоит задача создания принципиально новой отечественной электронной компонентной базы (ЭКБ), включая создание микросхем и СФ-блоков синтезаторов частот для СБИС СнК с диапазоном рабочих частот от десятков МГц до нескольких ГТц. Данные микросхемы и СФ-блоки, работающие в указанном широком диапазоне частот, применяются в разнообразных устройствах вычислительной техники и автоматизированных системах управления (АСУ), в том числе в беспроводных системах управления транспортом (наземным и воздушным), АСУ на основе технологии радиочастотной идентификации, а также в подсистемах синхронизации устройств вычислительной техники гражданского и специального назначения. В частности, СЧ востребованы в качестве генераторов тактовых сигналов для высокоскоростных АЦП и ЦАП, запоминающих устройств, процессоров, приемопередатчиков и т. д., в I которых требуется стабильная опорная частота с возможностью ее изменения. В этих случаях широко применяются СЧ на основе системы фазовой автоподстройки частоты (ФАПЧ или phase locked loop). СЧ на основе ФАПЧ (ФАПЧ-СЧ) имеют существенное преимущество в части достижения наивысших рабочих частот перед такими типами СЧ как цифровой вычислительный синтезатор (direct digital synthesizer) и СЧ на основе системы фазовой автоподстройки задержки (delay locked loop). Дополнительным преимуществом ФАПЧ-СЧ является возможность синтеза произвольного набора высоких частот при использовании недорогого источника эталонной частоты (кварцевого резонатора).

Частотный синтез является объектом современных научных исследований. Решение задачи разработки СБИС СЧ соответствует интересам развития отечественной электроники. В настоящее время существует множество публикаций по СЧ, основанным на принципе фазовой автоподстройки частоты и предназначенных для уже существующих современных и наиболее перспективных развивающихся систем связи, а также систем синхронизации данных. Наиболее известными специалистами в данной области являются Разави Б. (Razavi В.), Бест P.E. (Best. R.E.), Гарднер Ф. М. (Gardner F.M.), Ваучер С. С. (Vaucher C.S.), Банержи Д. (Banerjee D.), Ревун А. Д., Жаров А. Н., Шапиро Д. Н., Байков В. Д., Рогаткин Ю. Б.

Одним из основных направлений решения задачи синтеза частот является повышение быстродействия систем ФАПЧ, расширение диапазона генерируемых частот в область СВЧ при сохранении высокого качества синтезируемых сигналов. Кроме задачи схемотехнического проектирования подобных систем, важной является задача моделирования и создания алгоритмов управления синтезаторами частот, которые из аналоговых устройств превратились в сложные цифроаналоговые системы с развитым интерфейсом.

С появлением возможности производства СБИС на отечественных и зарубежных фабриках-изготовителях ИС по субмикронным объемным КМОП технологиям уровня 0,25. 0,18 мкм возникает задача создания СБИС СнК, в состав которых входят ФАПЧ-СЧ. Многие из устройств ФАПЧ-СЧ, разработанных в нашей стране, морально устарели. На сегодняшний день образцы отечественных СФ-блоков и микросхем ФАПЧ-СЧ, предназначенных для работы в диапазоне частот 0,1. 5,0 ГГц, а также методики их проектирования отсутствуют. При этом была невозможной реализация, например, таких популярных стандартов, как DECT, DCS, GSM

1]. Отсутствие отечественных СБИС СЧ с рабочими частотами до 5 ГГц ограничивает возможности специализированных систем, используемых в процессорной технике, радиолокации, авиации и в космической отрасли.

Необходимость решения научно-технической задачи создания СБИС СЧ обусловлена отсутствием информации по ряду вопросов проектирования ИС. Методики проектирования и конкретные структурные, схемотехнические и топологические решения отдельных блоков ФАПЧ-СЧ зачастую являются конфиденциальной информацией разработчиков. Необходимость обусловливается также тем, что аналогичные устройства (см. Гл. 1), предназначенные для массового применения, ранее не изготавливались по стандартной (объемной) КМОП технологии. Большинство изделий ФАПЧ-СЧ используют преимущества, биполярных и полевых транзисторов в смешанных технологиях (БиКМОП) изготовления СБИС. К существенным преимуществам использования биполярных транзисторов относят более предпочтительные характеристики быстродействия и уровня, низкочастотных фликкер-шумов: Однако использование таких специальных видов технологий как БиКМОП ограничивает возможность реализации СБИС СнК и увеличивает общую стоимость проекта. Следовательно- создание собственной методики проектирования высокочастотных широкополосных СЧ на основе ФАПЧ, сложно-функциональных блоков и СБИС СнК на их основе, изготавливаемых по КМОП технологии, является актуальной задачей.

Объектом исследования являются блоки целочисленных и дробных СЧ на основе ФАПЧ, предназначенные для формирования частотных сеток в диапазоне от сотен МГц до нескольких ГГц. Предметом исследования диссертации являются методики проектирования СФ-блоков ФАПЧ-СЧ с целью улучшения их основных технических характеристик.

В предшествующих работах на тему ФАПЧ-СЧ не установлена количественная связь между различными характеристиками СБИС ФАПЧ различных классов, исследуемых в данной работе. Также существуют противоречивые рекомендации по выбору схем блоков СБИС на структурном уровне [2,3]. Стандартные параметры, характеризующие ЧФД (частотно-фазового детектора), не в полной мере характеризуют блок и их недостаточно для решения задач проектирования СБИС с использованием существующих программных инструментов [4]. Кроме того, существуют различия в трактовке технических параметров ФАПЧ. Задача установления влияния параметров блока ЧФД на характеристики СЧ разных типов (целочисленных и дробных) остается нерешенной и требует дальнейшего исследования.

В диссертации наибольшее внимание уделено анализу и улучшению основных характеристик наиболее критичных блоков в составе ФАПЧ, к которым относятся предварительный делитель частоты (ПДЧ), частотно-фазовый детектор с токовым выходом. ПДЧ5 — узкое место проекта с точки зрения полосы рабочих частот, а ЧФД — с точки зрения быстродействия, линейности передаточной характеристики, диапазона выходных рабочих напряжений зарядно-разрядного блока (ЗРБ) и других параметров ФАПЧ-СЧ. В настоящее время источники информации насыщены большим количеством схемотехнических [5] решений блоков, входящих в состав ФАПЧ-СЧ. Однако методика выбора конкретных схем для целочисленных и дробных СЧ отсутствует. Следует отметить, что обычно на практике решается задача, не связанная с проектированием комбинированных ФАПЧ-СЧ (т.е. дробных синтезаторов с возможностью работы в целочисленном режиме), что ограничивает функциональные характеристики проектируемого устройства. В качестве технологии изготовления ФАПЧ была выбрана объемная КМОП технология уровня 0,18 мкм. Технология привлекательна с экономической точки зрения и позволяет реализовывать схемы с высокой степенью интеграции.

Цель диссертации — развитие теории и методик проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот, а также разработка на основе этих методик конкурентноспособных СБИС синтезаторов частот с полосой рабочих частот до 5 ГГц.

Для достижения данной цели необходимо решение следующих задач:

1. Анализ технического уровня выпускаемых КМОП СФ-блоков синтезаторов частот, а также используемых в них схемотехнических и структурных решений, направленных на улучшение основных технических характеристик с учетом требований, предъявляемых к широкополосным КМОП СФ-блокам синтезаторов частот.

2. Разработка методик улучшения технических характеристик, включая дополнительное увеличение полосы рабочих частот синтезаторов в сравнении с известными подходами, с учетом возможностей и ограничений доступной объемной субмикронной КМОП технологии.

3. Построение высокоуровневых моделей синтезаторов частот во временной и частотной областях, предназначенных для расчетов основных характеристик синтезаторов и позволяющих существенно снизить трудоемкость этих расчетов.

4. Разработка методик, позволяющих на начальных этапах проектирования обоснованно выбирать схемотехнические решения блоков, входящих в состав как целочисленных, так и дробных синтезаторов частот.

5. Применение и проверка разработанных методик и моделей в ходе проектирования высокочастотных широкополосных КМОП СФ-блоков синтезаторов частот, а также испытание изготовленных СФ-блоков с целью подтверждения требуемых характеристик.

На защиту выносятся следующие положения

1. Методика моделирования синтезаторов частот на основе поведенческой макромодели с использованием параметра обобщенной дифференциальной нелинейности блока частотно-фазового детектора с токовым выходом, а также его табличной макромодели.

2. Метод оптимизации дифференциальных каскадов по критерию достижения наибольшего усиления на заданных частотах и разработанная на его основе методика проектирования широкополосного делителя частоты с использованием схем с переключением токов.

3. Результаты практического применения разработанных методик проектирования, эффективность которых подтверждена при создании высокочастотных широкополосных КМОП СФ-блоков целочисленных и дробных синтезаторов частот на основе ФАПЧ с требуемыми количественными и качественными характеристиками.

Научная новизна диссертации

1. Предложено и обосновано введение параметра обобщенной^ дифференциальной нелинейности, характеризующего качество преобразования входных сигналов частотно-фазового детектора в выходной ток и пригодного для построения поведенческой модели этого детектора. Использование поведенческой модели частотно-фазового детектора вместо транзисторной позволило снизить время расчетов переходных процессов целочисленных и дробных синтезаторов частот на порядок.

2. Разработана общая методика расчета количественной меры (джиттера) отклонения периода синтезируемого сигнала с выхода генератора, управляемого напряжением, от требуемой частоты. Методика предусматривает использование поведенческой модели блока частотно-фазового детектора (см. п. 1), а также табличной модели этого блока, которая отличается от известных моделей возможностью задания точек данных переходных характеристик частотно-фазового детектора. Методика позволяет на начальных этапах проектирования обоснованно выбирать, схемотехнические решения частотно-фазового детектора с токовым выходом в составе синтезатора частот, что способствует улучшению технических характеристик разрабатываемого синтезатора частот.

3. Разработан метод оптимизации дифференциальных каскадов по критерию достижения наибольшего усиления на заданных частотах при ограничении тока потребления и занимаемой площади на кристалле. На основе данного метода разработана методика проектирования широкополосного делителя частоты для дифференциальных схем с переключением токов. Применение данной методики позволило обеспечить широкую полосу рабочих частот (до 5 ГГц) при допустимом повышении потребляемой мощности синтезаторов частот.

Практическая значимость

1. На основе предложенных методик и моделей разработаны высокочастотные широкополосные СФ-блоки целочисленных и дробных синтезаторов частот с диапазоном рабочих частот до 5 ГГц (при чувствительности до 0 дБм), которые не имеют КМОП аналогов среди зарубежных микросхем и СФ-блоков, изготовленных по субмикронным технологиям с проектными нормами 0,18 мкм и более.

2. Предложено уточнение определения граничной рабочей частоты частотно-фазового детектора с токовым выходом, позволяющее более корректно проводить расчет основных характеристик СЧ.

3. В базе данных САПР Cadence создан набор библиотечных элементов, предназначенный для использования в целочисленных и дробных СЧ.

4. Разработаны модели и методики расчета технических характеристик ФАПЧ, которые могут быть использованы для повторного проектирования синтезаторов частот в рамках других проектно-технологических норм.

5. Результаты диссертации внедрены в ГУП НПЦ & laquo-ЭЛВИС»- при разработке СБИС ФАПЧ для синтезаторов частот, что подтверждается соответствующим актом о внедрении.

Работа состоит из введения, четырех глав, заключения и приложений.

В первой главе произведена классификация устройства ФАПЧ по различным признакам. Проведен анализ характеристик выпускаемых микросхем ФАПЧ, а также, отдельно, микросхем, изготовленных по объемным КМОП технологиям. Рассмотрены методы и средства проектирования ФАПЧ-СЧ. На основе анализа полученной информации уточнены и конкретизированы задачи, которые требуют дальнейшего исследования и решения.

Во второй главе представлен анализ способов улучшения основных технических характеристик аналоговых блоков в составе СЧ на основе научных публикаций по теме ФАПЧ-СЧ, а также доступной информации из патентной базы. Проведен анализ составляющих погрешностей ФАПЧ-СЧ. Установлена количественная связь между параметрами технологии изготовления СБИС и основными параметрами разрабатываемого ФАПЧ. Предложено уточненное определение граничной рабочей частоты блока ЧФД с учетом инерционности ЗРБ. Проведен анализ вариантов реализации на схемотехническом и структурном уровне ПДЧ, пригодных для построения широкополосных ФАПЧ-СЧ. В результате предложена методика проектирования широкополосного делителя частоты.

В третьей главе разработаны обобщенные модели расчета основных технических характеристик ФАПЧ и поведенческого моделирования ФАПЧ во временной области. Для решения задачи анализа влияния переходных процессов ЧФД на джиттер ФАПЧ разработана методика моделирования СЧ на основе поведенческой и табличной макромодели ЧФД с токовым выходом. Даны рекомендации по использованию различных схем ЧФД в СЧ разных классов (целочисленных и дробных). Проведен анализ влияния паразитных параметров кристалла и корпуса на характеристики синтезатора частот, предложена методика проектирования СБИС ФАПЧ.

В четвертой главе приведены схемы основных блоков, входящих в состав СЧ, а также результаты моделирования блоков. Представлены результаты экспериментальных испытаний разработанных устройств ФАПЧ, произведено сравнение по основным характеристикам изготовленных ФАПЧ с ближайшим аналогом. Апробация диссертации

Основные результаты работы были доложены на научно-технических конференциях & laquo-Электроника, микро- и наноэлектроника& raquo-, проходивших в Костроме в 2003 году, в Нижнем Новгороде в 2004 году, в Вологде в 2005 году, в Гатчине в 2006 году, Пушкинских Горах в 2007 году и в Петрозаводске в 2008 году, а также на конференциях & laquo-Научная сессия МИФИ& raquo-, проведенных в 2003-м, 2004-м, 2005-м, 2006-м, 2007-м, 2008-м гг.

Основные результаты диссертации опубликованы в 11-ти работах (три из них с соавторами) в период с 2004 по 2008 гг., в том числе одна статья в издании из перечня ВАК России.

Результаты диссертации нашли отражение в научно-технических отчетах в рамках ОКР по теме & laquo-Разработка СБИС типа & laquo-система на кристалле& raquo- схемы ФАПЧ для синтезаторов частот, используемых в радиолокационных и связных комплексах различного назначения и базирования& raquo-.

Результаты диссертации могут быть использовании при проектировании СЧ на основе ФАПЧ, предназначенных для автоматизированных систем управления с использованием беспроводной связи, а также систем синхронизации данных в вычислительной технике.

Выводы

1. На основе предложенных методик разработаны электрические схемы аналоговых блоков: приемника сигнала опорной частоты, импульсного частотно-фазового детектора, индикатора захвата фазы, управляемого зарядно-разрядного блока. В САПР Cadence разработан набор библиотечных элементов для ФАПЧ-СЧ, достаточный для решения задач синтеза высокочастотных сигналов с использованием СЧ разных типов, целочисленных и дробных. Создан топологический конструктив СФ-блоков СЧ с полосой рабочих частот более 5 ГГц по проектно-технологическим нормам 0,18 мкм. Разработанный набор библиотечных элементов пригоден для построения целочисленных и дробных СЧ.

2. Описана реализация на кристалле встроенных средств, облегчающих тестирование СБИС. Проведены испытания разработанных и изготовленных СФ-блоков и микросхем СЧ, подтверждено соответствие их основных технических параметров заявленным требованиям.

3. Разработанные ФАПЧ-СЧ не имеют аналогов среди КМОП СЧ, изготовленных по субмикронным технологиям с проектными нормами 0,18 мкм и более, и сопоставимы по характеристикам с зарубежными БиКМОП микросхемами. Они являются первыми из устройств подобного класса в отечественной электронике. Разработанные устройства СЧ пригодны для использования в СБИС типа & quot-система на кристалле& quot-, а также для самостоятельного применения (в виде микросхем).

Выполнение поставленной задачи проектирования широкополосных высокочастотных СФ-блоков СЧ способствует решению проблемы замещения импортной элементной базы подобного типа.

Заключение

Основной результат диссертации заключается в развитии теории и создании методики проектирования высокочастотных широкополосных сложно-функциональных блоков синтезаторов частот с улучшенными качественными характеристиками и расширенными функциональными возможностями, а также в разработке на этой основе конкурентоспособных сложно-функциональных блоков синтезаторов частот, изготовленных по объемной КМОП технологии с проектными нормами 0,18 мкм и удовлетворяющих требованиям современной электронной компонентной базы.

Основной теоретический результат

В диссертации разработаны методики и модели, предназначенные для проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот и позволяющие существенно сократить время разработки синтезаторов частот для достижения требуемых характеристик.

Частные теоретические результаты

1. Обосновано введение параметра обобщенной дифференциальной нелинейности, характеризующего качество преобразования входных сигналов частотно-фазового детектора в выходной ток и пригодного для построения поведенческой модели этого детектора. Использование поведенческой модели частотно-фазового детектора вместо транзисторной позволило снизить время расчетов переходных процессов целочисленных и дробных синтезаторов частот на порядок.

2. Разработана общая методика расчета джиттера выходной фазы генератора в составе синтезатора частот на основе табличной модели блока частотно-фазового детектора с токовым выходом, а также его поведенческой макромодели с использованием параметра обобщенной дифференциальной нелинейности. Методика позволяет на начальных этапах проектирования обоснованно выбирать схемотехнические решения блока частотно-фазового детектора с токовым выходом в составе СЧ.

3. Разработан метод оптимизации дифференциальных каскадов по критерию достижения наибольшего усиления на заданных частотах при ограничении тока потребления и занимаемой площади на кристалле. На основе данного метода разработана методика проектирования широкополосного делителя частоты для дифференциальных схем с переключением токов. Применение данной методики позволило обеспечить широкую полосу рабочих частот (до 5 ГГц) при допустимом повышении потребляемой мощности синтезаторов частот.

4. С использованием результатов всех выполненных в ходе работы исследований, включая методику расчета джиттера, сформулированы рекомендации по выбору структуры отдельных блоков, входящих в состав синтезаторов частот, с целью достижения требуемых высоких технических характеристик этих синтезаторов.

Основной практический результат

С использованием предложенных методик впервые разработаны и изготовлены отечественные синтезаторы частот на основе ФАПЧ с полосой рабочих частот 0,1. 5,0 ГГц по объемной КМОП технологии с проектными нормами 0,18 мкм. Разработанные СФ-блоки целочисленного и дробного СЧ могут быть интегрированы в СБИС типа & quot-система на кристалле& quot-. СФ-блоки СЧ использованы в ГУЛ НПЦ & laquo-ЭЛВИС»- при разработке СБИС ФАПЧ для радиолокационных и связных комплексов различного назначения и базирования, что подтверждается актом о внедрении.

Частные практические результаты

1. Создан набор библиотечных элементов для ФАПЧ-СЧ с дробным и целочисленным коэффициентами умножения частоты в базе данных САПР Cadence, содержащий следующие блоки: предварительный делитель частоты с приемником тактового сигнала, импульсный частотно-фазовый детектор с зарядно-разрядным блоком, приемник сигнала опорной частоты, индикатор захвата фазы.

2. Разработана схема синхронно-асинхронного предварительного делителя частоты, отличающаяся от известных схем расширенным набором доступных коэффициентов деления частоты: 4/5, 8/9, 16/17, 32/33, 64/65.

3. С использованием предложенной автором методики проектирования широкополосного делителя частоты удалось увеличить диапазон рабочих частот СЧ до 5,0 ГГц при допустимом повышении потребления мощности предварительным делителем частоты до 54 мВт.

4. Проведено экспериментальное исследование разработанных СФ-блоков ФАПЧ-СЧ, подтверждены их основные технические параметры. Разработанные устройства не имеют аналогов среди СЧ, изготовленных по объемной КМОП технологии уровня 0,18 мкм и более, и по совокупности характеристик сопоставимы с БиКМОП микросхемами.

5. Разработана математическая модель ФАПЧ-СЧ в среде МАТЬАВ и высокоуровневая поведенческая модель, пригодная для моделирования во временной области. Разработанные модели доступны для редактирования на уровне исходного кода и позволяют производить расчет с учетом индивидуальных особенностей разрабатываемого устройства.

6. Уточнено определение граничной рабочей частоты частотно-фазового детектора с токовым выходом, что обеспечивает более корректный расчет основных технических характеристик СЧ. Уточнение касается учета отклонения действительной передаточной характеристики блока от идеальной в интересующем интервале входных разностей фаз детектора.

Таким образом, в ходе работы над диссертацией достигнута ее основная цель, а именно развита теория и методики проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот, а также разработаны и аттестованы конкурентноспособные СБИС синтезаторов частот с полосой рабочих частот до 5 ГГц.

Диссертация выполнена в МИФИ в рамках выполнения ОКР Синтетик 2 по теме & laquo-Разработка СБИС типа & quot-система на кристалле& quot- схемы ФАПЧ для синтезаторов частот, используемых в радиолокационных и связных комплексах различного назначения и базирования& raquo-.

ПоказатьСвернуть

Содержание

Список сокращений.

Список обозначений.

Глава 1. Анализ характеристик современных устройств ФАПЧ, методов и средств их проектирования.

1.1 Области применения СЧ на основе ФАПЧ.

1.2. Анализ характеристик.

1.2.1. Характеристики быстродействия.

1.2.2. Характеристики качества синтезируемого сигнала.

1.3. Классификация устройств ФАПЧ-СЧ.

1.3.1. Целочисленные синтезаторы частот.

1.3.2. Дробные синтезаторы частот.

1.4. Современный уровень разработок устройств ФАПЧ.

1.5. Методы и средства проектирования.

1.5.1. Методы моделирования ФАПЧ.

1.5.3. Расчет шумов ФАПЧ в САПР.

Выводы.

Глава 2. Анализ способов улучшения основных характеристик блоков в составе аналоговой части СЧ.

2.1. Составляющие погрешностей и способы их уменьшения.

2.2. Технические усовершенствования ФАПЧ-СЧ.

2.2.1. Анализ патентов в области разработок блоков ФАПЧ-СЧ.

2.3. Импульсный частотно-фазовый детектор с регулируемым токовым выходом.

2.3.1. Определение граничной рабочей частоты ЧФД.

2.3.2. Анализ структур зарядно-разрядного блока и улучшение его характеристик в составе ФАПЧ.

2.3.3. Компромиссы и способы их достижения при проектировании ЧФД.

2.4. Предварительный делитель частоты. Анализ способов реализации.

2.4.1. Анализ способов построения ПДЧ на структурном уровне.

2.4.2. Проектирование ПДЧ на схемотехническом уровне.

2.4.3. Метод оптимизации дифференциальных каскадов. Методика проектирования широкополосного ПДЧ.

Выводы.

Глава 3. Высокоуровневые модели СЧ. Методика проектирования СБИС ФАПЧ.

3.1. Обобщенные модели ФАПЧ-СЧ.

3.1.1. Модель С Ч в частотной области.

3.1.2. Поведенческая модель СЧ во временной области.

3.1.3. Моделирование синтезаторов частот с использованием табличной макромодели частотно-фазового детектора.

3.2. Методика проектирования СБИС ФАПЧ.

3.2.2. Учет влияния паразитных параметров кристалла и корпуса на характеристики СЧ.

Выводы.

Глава 4. Разработанные устройства СЧ и результаты их экспериментальных испытаний

4.1. Требования к ФАПЧ. Структурная схема СЧ.

4.2. Частотно-фазовый детектор, зарядно-разрядный блок. Источник опорного тока

4.3. Реализация встроенных средств для тестирования ФАПЧ. Индикатор фазового рассогласования.

4.4. Топологическая реализация. Конструктивные особенности.

4.5. Результаты испытаний изготовленных образцов СЧ.

Выводы.

Список литературы

1. Waheed К., Desai К., Seddighrad P., Salam F. M. A Completely Integrated, Low Noise, Low Power CMOS Frequency Synthesizer for GSM Communications // 45th IEEE International Midwest Symposium on Circuits and Systems. -2002. PP. 540−543.

2. Rhee W. Design of high-performance CMOS charge pumps in phase-locked loops // Proceedings of the IEEE International Symposium on Circuits and Systems. 1999. — Vol. 2. — № 5. — PP. 542−548.

3. Maxim A. Low-Voltage CMOS Charge-Pump PLL Architecture for Low Jitter Operation // Proceedings of the 28th European Solid-State Circuits Conference. 2002. — № 9. — PP. 423 — 426.

4. PLL Design Guide Documentation // Agilent Technologies, Dec. 2004.

5. Shu K., Sanchez-Sinencio E. CMOS PLL Synthesizers: Analysis and Design // Springer Science + Business Media, Inc., 2005.

6. Хорвиц П., Хилл У Искусство схемотехники. Т.т. 1−2. М.: Мир, 1998.

7. Vaucher C.S., Kasperkovitz D. // A Wide-Band Tuning System for Fully Integrated Satellite Receivers // IEEE Journal of Solid-State Circuits. 1998. -Vol. 33.- № 7.- PP. 987−997.

8. ADF4106. Datasheet / Analog Devices, N., 2005.- 20 p.

9. Lam C., Razavi B. A 2. 6-GHz/5. 2-GHz Frequency Synthesizer in 0. 4-um CMOS Technology // IEEE JSSC. -2000. Vol. 35. -№ 5. — PP. 788−794.

10. S. Pamarti, L. Jansson, I. Galton A Wideband 2. 4-GHz Delta-Sigma Fractional-N PLL With 1-Mb/s In-Loop Modulation // IEEE JSSC. -2004. -Vol. 39. -№l. -PP. 49−62.

11. Mizuno, M., et al. A 0. 18-um CMOS Hot-Standby PLL Using a Noise-Immune Adaptive-Gain VCO // IEICE Trans. Electron. -1997, Vol. E-80-C. -№ 12, PP. 1560−1571.

12. Ali, S., Jain, F. A Low Jitter 5. 3-GHz 0. 18-um CMOS PLL Based Frequency Synthesizer // IEEE RFIC Symposium. 2002. — PP. 173−176.

13. P. Zhang et al. A direct conversion CMOS transceiver for IEEE 802. 11a WLANs // IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers. -2003. -№ 2. -PP. 354−355.

14. Gerry C. T. Leung and Howard C. Luong A 1-V 5. 2-GHz CMOS Synthesizer for WLAN Applications // IEEE JSSC. -2004. -Vol. 39. -№ 11. -PP. 1873−1882.

15. Ahola R., Halonen K. A 1. 76-GHz 22. 6-mW Al Fractional-N Frequency Synthesizer // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. -№ 1. -PP. 138−140.

16. Vassiliou I., Vavelidis K., Georgantas T., Plevridis S. A Single-Chip Digitally Calibrated 5. 15−5. 825-GHz 0. 18-um CMOS Transceiver for 802. 11a Wireless LAN // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. № 12. -PP. 2221−2231.

17. Tak G. -Y., Hyun S.B., Kang T. Y., Choi B. G. at. al. // A 6. 3−9-GHz CMOS Fast Settling PLL for MB-OFDM UWB Applications // IEEE Journal of Solid-State Circuits. 2005. -Vol. 40. — № 8. — PP. 1671−1679.

18. Сао С., Ding Y., Kenneth К. O. A 50-GHz Phase-Locked Loop in 0. 13-um CMOS // IEEE Journal of Solid-State Circuits. 2007. — Vol. 42. — № 8. -PP. 1649−1656.

19. Remco С. H., Vaucher C. S., Leenaerts Domine M. W., Klumperink Eric A. M. at. al. A 2. 5−10-GHz Clock Multiplier Unit With 0. 22-ps RMS Jitter in Standard 0. 18-um CMOS // IEEE Journal of Solid-State Circuits. -2004. -Vol. 39. -№ 11. -PP. 1862−1872.

20. Tiebout M., Sandner C., Wohlmuth H. -D., Da Dalt N., Thaller E. A Fully Integrated 13GHz AZ Fractional-N PLL in 0. 13^im CMOS // ISSCC Digest of Technical Papers, San Francisco, USA. 2004. — PP. 386−387.

21. Bouras and A. Yamanaka et al., «A digitally calibrated 5. 15−5. 825 GHz transceiver for 802. 11a wireless LAN’s in 0. 18 urn CMOS,» in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers. 2003. -PP. 352−353.

22. Kundert K.S. Introduction to RF Simulation and Its Application // IEEE Journal of Solid-State Circuits. 1999. — Vol. 34. — № 9. — PP. 1298−1320.

23. Perrott M.H. Fast and Accurate Behavioral Simulation of Fractional-N Synthesizers and other PLL/DLL Circuits // Design Automation Conference (DAC). 2002. -№ 6. — PP. 498−503.

24. Kovacs J. Analyze PLLs with discrete time modeling // Microwaves & RF. -1991. -№ 5. -PP. 224−229.

25. Hein J.P., Scott J.W. Z-domain model for Disctrete-Time PLL’s // IEEE Trans. Circuits and Systems. -1988. Vol. 35. -№ 11. — PP. 1393−1400.

26. Muer В. D., Steyaert Michel S. J. A CMOS Monolithic -Controlled Fractional-N Frequency Synthesizer for DCS-1800 // IEEE Journal of Solid-State Circuits. 2002. — Vol. 37. — №.7. — PP. 835−844.

27. Мао X., Yang H., Hui W. An analytical phase noise model of charge pump mismatch in sigma-delta frequency synthesizer // Analog Integrated Circuits and Signal Processing. -2006. -Vol. 48. -№ 3. -PP. 223−229.

28. Best R E. Phase-Locked Loops Design, Simulation, And Applications // 3rd ed., New York: McGraw-Hill. 2003.

29. Holladay K., Burman D. Design Loop Filters For PLL Frequency Synthesizers // Microwaves & RF. 1999. -№ 9.

30. PLL Design Guide // Agilent Technologies, September 2004.

31. Kim. В., Weigandt T.C., Gray P.R. PLL/DLL System Noise Analysis for Low Jitter Clock Synthesizer Design // Proc. Of ISCAS. -1994. Vol.4. — № 6. -PP. 31−34.

32. Mansuri M., Yang C-K. K. Jitter Optimization Based on Phase-Locked Loop Design Parameters // IEEE J. Solid-State Circuits. 2002. — Vol. 37. — № 11. -PP. 1375−1382.

33. Байков В. Д., Дубинский А. В. Способы улучшения основных технических характеристик ФАПЧ // Научная сессия МИФИ-2008. Сб. научн. трудов. Т.8. М.: МИФИ, 2008. — С. 87−88.

34. TRF2020 Datasheet / Texas Instruments, D., 1998.- 26 p.

35. LMX2326 Datasheet / National Semiconductors, S.C., 2004.- 19 p.

36. Ahmed S. I., Mason R. D. A dual edge-triggered phase-frequency detector architecture // Proceedings of 2003 International Symposium on the Circuits and Systems, 2003. -№ 5. -PP. 721−724.

37. Mansuri M. Fast Frequency Acquisition Phase-Frequency Detectors for Gsamples/s Phase-Locked Loops // IEEE Journal of Solid-states Circuists. -2002. -Vol. 37. -№ 10. -PP. 1331−1334.

38. William S. Т. Yan, Luong H. C. A 2-V 900-MHz Monolithic CMOS Dual-Loop Frequency Synthesizer for GSM Receivers // IEEE Journal of SolidState Circuits. 2001. — Vol. 36. — № 2. — PP. 204−216.

39. Дубинский A.B. Архитектуры ФАПЧ для радиочастотных приложений // Научная сессия МИФИ-2005. Сб. научн. трудов. Конференция & laquo-Молодежь и наука& raquo-. Т. 15. -М.: МИФИ, 2005. С. 72−74.

40. U. L. Rohde, Digital PLL Frequency Synthesizers. Englewood Cliffs, NJ: Prentice Hall. 1983.

41. В. Giora Goldberg, The evolution and maturity of fractional-n pll synthesis. Tutorial presenting fractional-N frequency synthesis // Microwave Journal. 1996. -№ 9. — PP. 124−134.

42. T. A. Riley, M. Copeland, and T. Kwasniewski, «Delta-sigma modulation in fractional-N frequency synthesis,» IEEE J. Solid-State Circuits. -1993. -Vol. 28. № 5. — PP. 553−559.

43. Woogeun Rhee, Bang-Sup Song and Akbar Ali, «A 1. 1-GHz CMOS Fractional-N Frequency Synthesizer with a 3-b Third-Order delta-sigma Modulator,» IEEE J. Solid-State Circuits. 2000. — Vol. 35. — № 10. — PP. 14 531 460.

44. C. Park, O. Kim, and B. Kim, «A 1.8 GHz self-calibrated phase-locked loop with precise I/Q matching,» IEEE J. Solid-State Circuits. -2001. -Vol. 36. -№ 5. -PP. 777−783.

45. S. E. Meninger and M. H. Perrott, «A Fractional-N Frequency Synthesizer Architecture Utilizing a Mismatch Compensated PFD/DAC Structure for Reduced Quantization-Induced Phase Noise», IEEE Trans. Circuits Syst. II. -2003. Vol. 50. — PP. 839−849.

46. Shu K.- Sanchez-Sinencio E.- Maloberti F.- Eduri U. A comparative study of digital ЕД modulators for fractional-N synthesis // The 8th IEEE International Conference on Electronics, Circuits and Systems. -2001. -Vol. 3. -№ 9. -PP. 1391−1394.

47. Perrott M. H., Tewksbury T. L., Sodini C. G. A 27-mW CMOS Fractional-N Synthesizer Using Digital Compensation for 2. 5-Mb/s GFSK Modulation // ШЕЕ J. Solid-State Circuits. -1997. -Vol. 32. -№ 12. -PP. 20 482 060.

48. Patent № 6 968 029 US, Frequency prescaler / Lee C. -H. et al. 13 p: pic.

49. Patent № 7 215 211 US, Prescaler for a fractional-N synthesizer / Lipan T. et al. 14 p: pic.

50. Patent № 7 035 367 US, Fractional multi-modulus prescaler / Melava J. -6 p: pic.

51. Patent № 6 671 341 US, -free phase switching synthesizer / Kinget P. et al. 17 p: pic.

52. Patent № 6 385 276 US, Dual-modulus prescaler / Hunt Jr. et al. 13 p: pic.

53. Patent № 6 696 857 US, High speed CMOS dual modulus prescaler using pull down transistor / Rana R. S. 7 p: pic.

54. Patent № 7 038 497 US, Differential current mode phase/frequency detector circuit / Meltzer D. et. al. — 7 p: pic.

55. Patent № 5 661 419 US, Dynamic phase-frequency detector circuit / Bhagwan R. 12 p: pic.

56. Patent № 7 242 256 US, Chien Phase frequency detector with programmable delay / 16 p: pic.

57. Patent № 6 958 637 US, Spark current cancellation in charge pump of high speed phase lock loop circuit / Feng K. D. — 7 p: pic.

58. Patent № 7 161 401 US, Wide output-range charge pump with active biasing current / Li Ning 7 p: pic.

59. Patent № 7 176 821 US, Reduced area digital sigma-delta modulator / Williams L. A. et. al. 9 p: pic.

60. Patent № 5 008 635 US, Phase-lock-loop lock indicator circuit / Hanke C. C. et. al. 7 p: pic.

61. Patent № 5 905 410 US, Lock/unlock indicator for PLL circuits / Holmes G. E. et. al. 6 p: pic.

62. Patent № 5 821 789 US, Fast switching phase-locked loop / Lee J. -S. 11p: pic.

63. Johansson H. O., A Simple Precharged CMOS Phase Frequency Detector // IEEE Journal of Solid-states Circuists. -1998. Vol. 33. — № 2. — PP. 295−299.

64. Lee K., Park B.H., Lee H., Yoh M.J. Phase Frequency Detectors for Fast Frequency Acquisition in Zero-dead-zone CPPLLs for Mobile Communication Systems // Proceedings of the 29th European Solid-State Circuits Conference. -2003. -PP. 525−528.

65. Самонов А. А. Проектирование блока фазочастотного детектора для устройства ФАПЧ // Электроника, микро- и наноэлектроника. Сб. науч. трудов. М. :МИФИ-2002. С. 63−66.

66. Toumazou С., Moschytz G., Gilbert В. Trade-offs in analog circuit design // Kluwer Academic Publishers N. Y. -2002.

67. ADF4108. Datasheet / Analog Devices, N., 2007.- 20 p.

68. Кочемасов B.H., Ревун А. Д. Синтезатор сигналов с линейной частотной модуляцией // А.С. 115 1184(СССР), Опубл. 15. 12. 84.

69. Pamarti S., Jansson L., Galton. I. A Wideband 2. 4-GHz Delta-Sigma Fractional-N PLL With 1-Mb/s In-Loop Modulation. // IEEE Journal of Solid-states Circuists. -2004. Vol. 39. -№ 1. -PP. 49−63.

70. Temporiti E., Albasini G., Bietti I., Castello R. A 700-kHz Bandwidth Fractional Synthesizer with Spurs Compensation and Linearization Techniques for WCDMA Applications // IEEE Journal of Solid-states Circuists. -2004. -Vol. 39. -№ 9. -PP. 1446−1454.

71. Huh H., Koo Y., Lee K. -Y., Ok Y. et. al. Comparison Frequency Doubling and Charge Pump Matching Techniques for Dual-Band EA Fractional-N Frequency Synthesizer // IEEE Journal of Solid-State Circuits. 2005. — Vol. 40. -№ 11. -PP. 2228−2236.

72. Lee K., Park B.H., Lee H., Yoh M.J. Phase Frequency Detectors for Fast Frequency Acquisition in Zero-dead-zone CPPLLs for Mobile Communication Systems // Proceedings of the 29th European Solid-State Circuits Conference. -2003. -PP. 525−528.

73. Juarez-Hernandez, E., Diaz-Sanchez A. A novel CMOS charge-pump circuit with positive feedback for PLL applications // The 8th IEEE International Conference on Electronics, Circuits and Systems. 2001. — Vol. 1. — PP. 349−352.

74. Diorio C., Humes T., Notthoff J. K., Chao G. et, al. // A Low-Noise, GaAs/AlGaAs, Microwave Frequency-Synthesizer IC // IEEE Journal of SolidState Circuits. -1998. Vol. 33. -№ 9. -PP. 1−7.

75. Da Dalt N. Sandner C. A subpicosecond jitter PLL for clock generation in 0. 12-/spl mu/m digital CMOS // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. -№ 7. -PP. 1275−1278.

76. Shu K., Sanchez-Sinencio E. A 2. 4-GHz Monolithic Fractional-N Frequency Synthesizer With Robust Phase-Switching Prescaler and Loop Capacitance Multiplier // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. -№ 6. -PP. 866−874.

77. Chang H. -H., Hua I. -H., Liu S. -I. A Spread-Spectrum Clock Generator With Triangular Modulation // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. -№ 4. -PP. 673−676.

78. Craninckx J., Steyaert Michel S. J. A Fully Integrated CMOS DCS-1800 Frequency Synthesizer // IEEE Journal of Solid-State Circuits. 1998. -Vol. 33. -№ 12. -PP. 2054−2065.

79. Ming Hung C., Kenneth K. O. A fully integrated 1. 5-V 5. 5-GHz CMOS Phase-locked loop // IEEE Journal of Solid-State Circuits. -2002. -Vol. 37. -№ 4. -PP. 521−525.

80. Pamarti S. Galton I. Phase noise cancellation design tradeoffs in delta- sigma fractional-N PLLs // IEEE Trans. Circuits Syst. II. -2003. -№ 11. -PP. 829 838.

81. J. M. Ingino, Kaenel V. R. A 4-GHz Clock System for a HighPerformance System-on-a-Chip Design // IEEE Journal of Solid-State Circuits. -2001. -Vol. 36. -№ 11. -PP. 1693−1698.

82. Дубинский A.B. Программируемый зарядно-разрядный блок фазочастотного детектора. // Научная сессия МИФИ-2006. Сб. научн. трудов. Конференция & laquo-Молодежь и наука& raquo-. Т. 16. — М.: МИФИ, 2006. С. 86−88.

83. Banerjee D. // PLL Performance, Simulation, and Design 2003, Third Edition. — Santa Clara, Calif.: National Semiconductor. — PP. 255.

84. Дубинский A.B. Обобщенные модели устройств ФАПЧ // Электроника, микро- и наноэлектроника. Сб. научн. трудов. — М.: МИФИ, 2005. -С. 147−149.

85. Дубинский А. В. Моделирование синтезаторов частот с использованием табличной макромодели частотно-фазового детектора // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.: МИФИ, 2008. -С. 78−80.

86. Дубинский А. В. Оптимизационные задачи проектирования зарядно-разрядных блоков ФАПЧ // Научная сессия МИФИ-2007. Сб. научн. трудов. Т. 1. М.: МИФИ, 2007. — С. 144−145.

87. Feng К. D. Lee J. С. Spark Current in Charge Pump of Phase Lock Loop // Proceedings of the IEEE 2005 Custom Integrated Circuits Conference. -2005. -№ 9. -PP. 199- 202.

88. Larsson P. A 2−1600-MHz CMOS Clock Recovery PLL with Low-Vdd Capability // IEEE JSSC. -1999. -Vol. 34. № 12. — PP. 1951−1960.

89. Pellerano S., Levantino S., Samori C., Lacaita A. L. A 13. 5-mW 5-GHz frequency synthesizer with dynamic-logic frequency divider // IEEE Journal of Solid-State Circuits. -2004. -Vol. 39. -№ 2. PP. 378−383.

90. Wohlmuth H. -D., Kehrer D. A 15GHz 256/257 Dual-Modulus Prescaler in 120 nm CMOS // 29th European Solid State Circuits Conf. -2003. -PP. 77−80.

91. Ajikuttira A.B., Chan W.L., Lian Y. A 5. 5-GHz prescaler in 0. 18-um CMOS technology // 2002 IEEE Asia-Pacific Conf. on ASIC Proceedings. -2002.- PP. 69−72.

92. Krishnapura N., Kinget P. A 5. 3-GHz Programmable Divider for HiPerLAN in 0. 25-jim CMOS // JSSC. 2000. — Vol. 30, № 7, PP. 1019−1024.

93. Craninckx J., Steyaert M. A 1. 75 GHz/3 V dual-modulus divide-by-128/129 prescaler in 0.7 |im CMOS // IEEE Journal of Solid-State Circuits. -1996.- Vol. 31. № 7. — PP. 890−897.

94. Razavi B., Lee K. F., Yan R. H. Design of High-Speed, Low-Power Frequency Dividers and Phase-Locked Loops in Deep Submicron CMOS // IEEE Journal of Solid-State Circuits. -1995. -Vol. 30. -№ 2. PP. 101−109.

95. Hung C. -M.- Floyd B.A.- Park N., Kenneth K.O. Fully integrated 5,35GHz CMOS VCOs and prescalers // IEEE Transactions on Microwave Theory and Techniques. 2001. — Vol. 49. — № 1, PP. 17−22.

96. Romano L. Low Jitter Design of a O. 35p, m-CMOS Frequency Divider Operating up to 3GHz // 28th European Solid-State Circuits Conference. -2002. -PP. 611−614.

97. Hongyan Yan, Manish Biyani, Kenneth K. O. A High-Speed CMOS Dual-Phase Dynamic-Pseudo NMOS ((DP)2) Latch and Its Application in a Dual-Modulus Prescaler // IEEE Journal of Solid-State Circuits. 1999. -Vol. 34. -№ 10. -PP. 1400−1404.

98. Foroudi N., Kwasniewski T. A. CMOS High-Speed Dual-Modulus Frequency Divider for RF Frequency Synthesis // IEEE Journal of Solid-State Circuits. 1996. — Vol. 30. — № 2. — PP. 93−100.

99. Rana R. S. Dual-Modulus 127/128 FOM Enhanced Prescaler Design in 0. 35-um CMOS Technology // IEEE JSSC. -2005. -Vol. 40. -№ 8. -PP. 16 621 670.

100. C. S. Vaucher, I. Ferencic, M. Locher, S. Sedvallson et al. A Family of Low-Power Truly Modular Programmable Dividers in Standard 0. 35-цт CMOS Technology // IEEE JSSC. 2000. — Vol. 35. -№ 7.- PP. 1039−1045.

101. Lee J., Razavi B. A 40-GHz Frequency Divider in 0. 18-um CMOS Technology // IEEE JSSC. 2004. — Vol. 39. — №. 4, PP. 594−601.

102. Байков В. Д., Дубинский А. В. Широкополосный предварительный делитель частоты с формирователем тактового импульса // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.: МИФИ, 2006. — С. 46−50.

103. Domine М., Leenaerts W. A 15-mW Fully Integrated I/Q Synthesizer for Bluetooth in 0. 18-um CMOS" // IEEE JSSC. 2003. — Vol. 38. — № 7. -PP. 1155−1162.

104. Yang C. -Y., Dehng G. -K, Hsu J. -M, Liu S. -I. New Dynamic Flip-Flops for High-Speed Dual-Modulus Prescaler // IEEE J. Solid-State Circuits. 1998. -Vol. 33.- № 10. -PP. 1568−1571.

105. Heydari P., Mohanavelu R. Design of Ultrahigh-Speed Low-Voltage CMOS CML Buffers and Latches // IEEE Transactions on Very Large Scale Integration Systems. 2004. — Vol. 12. — № 10. — PP. 1081−1093.

106. Mizuno M., Yamashina M., Furuta K., Igura H. et al. A GHz MOS adaptive pipeline technique using MOS current-mode logic // IEEE J. Solid-State Circuits. 1996. — Vol. 31.- №.6. — PP. 784−791.

107. Bentley J.L. Multidimensional Binary Search Trees Used for Associative Searching // Communications of the ACM, 1975. — Vol. 19. — PP. 509−517.

108. ADF4108. Datasheet / Analog Devices, N., 2007.- 20 p.

109. MATLAB User’s Guide, The Math Work, Inc., 1997.

110. Banerjee D. PLL Performance, Simulation and Design // 4-th ed., Dog Ear Publishing, LLC, 2006.

111. Gardner F. M. Charge-Pump Phase-Lock Loops // IEEE Trans. Comm. 1980. — Vol. COM-28. -№ 11.- PP. 1849−185 8

112. Perrott M.H. CppSim Reference Manual, 2002.

113. Дубинский A.B. Компенсация фазовой ошибки в ФАПЧ класса fractional-N // Научная сессия МИФИ-2005. Сб. научн. трудов. Т.1. М.: МИФИ, 2005. — С. 183−184.

114. Гусев В. В., Дубинский А. В., Черных A.B. Разработка тестов при проектировании радиочастотных систем ФАПЧ // Электроника, микро- и наноэлектроника. Сб. научн. трудов. -М. гМИФИ, 2007. С. 149−152.

115. Дубинский А. В. Сравнение и выбор методов измерения джиттера // Научная сессия МИФИ-2004. Сб. научн. трудов. Т.1. М.: МИФИ, 2004. -С. 258−260.

116. Дубинский А. В. Разработка широкополосного КМОП синтезатора радиочастот на основе ФАПЧ // Вопросы радиоэлектроники, серия Электронная вычислительная техника. — 2008. — Вып.З. С. 39−48.

117. Karaca Н., Kilm? S., Yuksel Y. Modeling of voltage output chargepump phase frequency detector in tuning loops // IEEE Transactions on Circuits And Systems-II: Express Briefs. 2005 Vol. 52. — № 6.

118. Liu Lian-xi et al. Design of PLL system based Verilog-AMS behavior models // IEEE IWVDVT. 2005.- PP. 67- 70.

119. SKILL Language Reference // Cadence Design Systems, Product Version 06. 30, June 2004.

120. ADF4153. Datasheet / Analog Devices, N., 2008.- 24 p.

121. Kam B.R. et. Al. Circuit and method for on-chip jitter measurement // US Patent № 2008/1 2549A1.

Заполнить форму текущей работой