Разработка АЛУ на микросхеме ПЛИС

Тип работы:
Курсовая
Предмет:
Программирование


Узнать стоимость

Детальная информация о работе

Выдержка из работы

Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования

«Вологодский государственный технический университет»

«Электроэнергетический факультет»

«Управляющие и вычислительные системы»

Курсовой проект

Дисциплина: «Программируемая логика»

Наименование темы: «Разработка АЛУ на микросхеме ПЛИС»

Шифр работы КП (КР): 230 100 08 2013

Выполнил (а) студент Колычев С. А.

Вологда 2013 г.

Оглавление

Введение

Задание на курсовой проект

1. Описание логики работы разрабатываемого устройства

2. Описание функционирования АЛУ

3. Структура программы

4. Тело программы

5. Работа программы

Список используемой литературы

Введение

ПЛИС (программируемые логические интегральные схемы) представляют собой цифровые интегральные микросхемы, состоящие из программируемых логических блоков и программируемых соединений между этими блоками. Возможность конфигурировать эти устройства позволяет инженерам-разработчикам решать множество программироваться различных задач. В зависимости от способа изготовления ПЛИС могут либо один раз, либо многократно. Устройства, которые могут программироваться только один раз, называется однократно программируемые. Программирование в ПЛИС выполняется на месте, «в полевых условиях» и конфигурируются в лабораторных условиях. Если устройство может быть запрограммированно, оставаясь в состав системы более высокого уровня, оно называется внутри системно программируемым. В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задается посредством программирования. Для этого используются программаторы и отладочные среды, позволяющую задать желаемую структуру цифрового устройства в виде принципиальной электрической схемы или программы на специальных языках описания аппаратуры: Verilog, VHDL, AHDL и др. ПЛИС широко используется для построения различных по сложности и по возможностям цифровых устройств. Это приложения, где необходимо большое количество портов ввода-вывода, цифровая обработка сигнала, цифровая видеоаппаратура, высокоскоростная передача данных и т. д. В современных периферийных и основных компьютерных устройствах платы расширения в системе Plug & Play имеют специальную микросхему — ПЛИС, которая позволяет плате сообщать свой идентификатор и список требуемых и поддерживаемых ресурсов.

Задание на курсовой проект

Разработать на микросхеме ПЛИС арифметико-логическое устройство, описать его с помощью языка VerilogHDL. После реализации прототипа АЛУ добавить дополнительную команду в соответствии с вариантом.

Реализовать RS триггер. Младшие биты входов a и b — соответственно значения входов R и S. Выход Q младший бит выхода АЛУ. Если на входе подается значение 11, все биты выхода АЛУ должны устанавливаться в 1.

микросхема логический триггер программа

1. Описание логики работы разрабатываемого устройства

Арифметико-логическое устройство предназначено для выполнения различных операций над числами. Рассматриваемое в данном задании АЛУ выполняет над числами простейшие операции: сложение, вычитание, деление без остатка (нацело), поразрядные операции «И», «ИЛИ», и инвертирование. Это АЛУ позволяет передавать без изменения входную информацию на выход.

После операции на входе устанавливаются соответствующие флаги: флаги переполнения, отрицательного результата и нулевого результата.

Рисунок 1 — Схема АЛУ

2. Описание функционирования АЛУ

Входные порты устройства:

Выходные порты устройства:

На входы Operand1 и Operand2 АЛУ поступают два четырехразрядных операнда Xdata и YData, над которыми выполняется арифметическая или логическая операция.

Каждый операнд задается четырьмя разрядами. Минимальное значение операнда — 0(0000), а максимальное — 15(1111). Если хотим работать с числами по значению с большими, чем 15, необходимо увеличивать разрядность входных операндов до соответствующего уровня.

Сама операция задается входным сигналом Command_code, состоящим из трех разрядов. Подача определенной комбинации нулей и единиц на эти разряды соответствуют определенной операции над операндами. Такое соответствие определено в таблице 1.

Таблица 1 — Коды команд АЛУ.

Код команды

Операция

000(0)

Пропуск

001(1)

Арифметическое сложение

010(2)

Арифметическое вычитание

011(3)

Арифметическое умножение

100(4)

Деление (целая часть)

101(5)

Логическое «И»

110(6)

Логическое «ИЛИ»

111(7)

Поразрядное инвертирование

Среди имеющихся операций можно выделить двухоперадные и однооперадные. К первым относятся сложение, вычитание, умножение, деление, логическое «И» и «ИЛИ». Ко вторым — пропуск и поразрядное инвертирование. В однооперадных командах используется только первый операнд Operand1 независимо от второго Operand2.

Выходной сигнал Result имеет разрядность в два раза больше, чем входные операнды. Это необходимо в случае умножения, так как данная операция может привести к удвоению разрядности результата и предотвращает переполнение.

Каждый выходной результат сопровождается установкой соответствующих бит-флагов переполнения, нуля и отрицательного значения.

Флаг переполнения Flag0 устанавливается в состояние «1», если произошло переполнение результата. Эта ситуация возникает при делении на нуль, т. е. когда на вход второго операнда подать «0» и выбрать операцию деления. Результат будет неизвестен. Во всех остальных случаях флаг сбрасывается в нулевое состояние.

Флаг нуля FlagZ устанавливается в «1», если полученный результат принимает нулевое значение. Такая ситуация возникает, когда происходит деление нуля на число, отличное от нуля, или вычитание двух одинаковых чисел, а также в результате побитовых операций. Если в результате не нуль, то устанавливается в нуль.

Флаг отрицательного значения FlagN устанавливается в «1», если результат операции отрицательный. При этом выходное значение Result имеет положительное значение, равное по модулю полученному отрицательному. Нулевое значение этот флаг принимает, если значение Result является положительным.

Сигнал Clock используется для синхронизации. По его положительному фронту выдается на выход результат и флаги.

Разработка RS триггера

Для реализации RS триггера необходимо добавить еще одну операцию, которая будет выполнять роль данного триггера. При подаче на входе 00 значение будет сохраняться, при подаче на один из входов единицы выходное значение будет меняться, а при подаче 11 все биты будут устанавливаться в 1. Описание операции будет представлено ниже.

3. Структура программы

Программа имеет следующую структуру: главный модуль ALU ВЫЗЫВАЕТ задачи-обработчики операндов, т. е. соответствующие части программы, которые описывают соответствующую операцию. Задача вызывается главным модулем как функция с передачей соответствующих параметров главного модуля.

По результату вызова задачи главный модуль производит установку соответствующих флагов.

По положительному фронту сигнала clock результат и флаги подаются на выход устройства.

4. Тело программы

module ALU (command_code, xdata, ydata, clock, result, flagZ, flagO, flagN);

parameter numbits=3;

input [3: 0] command_code;

input clock;

input [numbits: 0] xdata, ydata;

output [2*numbits+1: 0] result;

output flagZ, flagO, flagN;

reg [2*numbits+1: 0] res;

reg z, o, n, temp;

task Disable;

output [2*numbits+1: 0] Disable;

input [numbits: 0] x, y;

begin

y=x;

Disable=x;

end

endtask

task Summator;

output [2*numbits+1: 0] Summator;

input [numbits: 0] x, y;

input c_in;

integer i;

reg a, b, c, d, a1,b1,c1,bit, summa;

begin

for (i=0; i< =numbits; i=i+1)

begin

a= ~x[i]& y[i]&c_in;

b= ~x[i]& y[i]&~c_in;

c= c_in& x[i]&y[i];

d= x[i]& ~y[i]&~c_in;

Summator[i]=a|b|c|d;

a1=x[i]& y[i]&~c_in;

b1=x[i]& ~y[i]&c_in;

c1=~x[i]& y[i]&c_in;

bit=c|a1|b1|c1;

c_in=bit;

end

Summator[numbits+1]=bit;

for (i=numbits+2; i< =2*numbits+1; i=i+1)

Summator[i]=0;

end

endtask

task Substance;

output [2*numbits+1: 0] Substance;

input [numbits: 0] x, y;

begin

if (x> =y)

Substance=x-y;

else

Substance=y-x;

end

endtask

task Multiple;

output [2*numbits+1: 0] Multiple;

input [numbits: 0] x, y;

begin

if ((x> =0 & & y> =0)||(x<=0 & & y< =0))

Multiple=x*y;

if ((x>0 & & y< 0)||(x<0 & & y> 0))

Multiple=-x*y;

end

endtask

task Divide;

output [2*numbits+1: 0] Divide;

input [numbits: 0] x, y;

begin

if (!y)

Divide='bx;

else

begin

if ((x> =0 & & y> 0)||(x<=0 & & y< 0))

Divide= x/y;

if ((x>0 & & y> 0)||(x<0 & & y> 0))

Divide=-x/y;

end

end

endtask

task Operation_and;

output [2*numbits+1: 0] Operation_and;

input [numbits: 0] x, y;

integer i;

begin

for (i=0; i< =numbits; i=i+1)

Operation_and[i]=x[i]& &y[i];

for (i=numbits+1; i< =2*numbits+1; i=i+1)

Operation_and[i]=0;

end

endtask

task Operation_or;

output [2*numbits+1: 0] Operation_or;

input [numbits: 0] x, y;

integer i;

begin

for (i=0; i< =numbits; i=i+1)

Operation_or[i]=x[i]||y[i];

for (i=numbits+1; i< =2*numbits+1; i=i+1)

Operation_or[i]=0;

end

endtask

task Operation_not;

output [2*numbits+1: 0] Operation_not;

input [numbits: 0] x, y;

integer i;

begin

y=x;

for (i=0; i< =numbits; i=i+1)

Operation_not[i]=~x[i];

for (i=numbits+1; i< =2*numbits+1; i=i+1)

Operation_not[i]=0;

end

endtask

task Operation_RS;

output [2*numbits+1: 0] Operation_RS;

input [numbits: 0] x, y;

integer i;

reg temp;

begin

if ((x[0]==1)& &(y[0]==0))

Operation_RS[0]=0;

if ((x[0]==0)& &(y[0]==1))

Operation_RS[0]=1;

if ((x[0]==0)& &(y[0]==0))

Operation_RS[0]=Operation_RS[0];

if ((x[0]==1)& &(y[0]==1))

Operation_RS[0]=1;

for (i=1; i< =2*numbits+1; i=i+1)

Operation_RS[i]=0;

end

endtask

always @(posedge clock)

begin

case (command_code)

'b0000:

begin

Disable (res, xdata, ydata);

z = (res==0)? 1: 0;

if (res< 0)

n=1;

else

n=0;

o=0;

end

'b0001:

begin

Summator (res, xdata, ydata, 0);

z = (res==0)? 1: 0;

if (res< 0)

n=1;

else

n=0;

o=0;

end

'b0010:

Begin

Substance (res, xdata, ydata);

z = (res==0)? 1: 0;

if (xdata< ydata)

n=1;

else

n=0;

o=0;

end

'b0011:

begin

Multiple (res, xdata, ydata);

z = (res==0)? 1: 0;

if (res< 0)

n=1;

else

n=0;

if ((xdata< 0&&ydata>0)||(xdata>0&&ydata<0))

n=1;

else

n=0;

o=0;

end

'b0100:

begin

Divide (res, xdata, ydata);

o = (ydata==0)? 1: 0;

z = (res==0)? 1: 0;

if ((xdata< 0&&ydata>0)||(xdata>0&&ydata<0))

n=1;

else

n=0;

end

'b0101:

begin

Operation_and (res, xdata, ydata);

z = (res==0)? 1: 0;

n=0;

o=0;

end

'b0110:

begin

Operation_or (res, xdata, ydata);

z = (res==0)? 1: 0;

n=0;

11

о=0;

end

'b0111:

begin

Operation_not (res, xdata, ydata);

z = (res==0)? 1: 0;

n=0;

o=0;

end

'b1111:

begin

Operation_RS (res, xdata, ydata);

z = (res==0)? 1: 0;

if (res< 0)

n=1;

else

n=0;

o=0;

end

default: res='bx;

endcase

end

assign result=res;

assign flagZ=z;

assign flagN=n;

assign flagO=o;

endmodule

5. Работа программы

1. Компиляция

Рис. 1

При компиляции ошибок не обнаружено.

2. Симуляция.

Рис. 2

При симуляции ошибок также не обнаружено.

Рис. 3

В итоге мы получаем АЛУ, которое выполняет ряд операций, в том числе и реализует действие RS триггера.

Список используемой литературы

1. Амосов В. В. Схемотехника и средства проектирования цифровых устройств. — СПб. :БХВ-Петербург, 2007. — 560 с.: ил. (учебное пособие).

2. Максфилд К. Проектирование на ПЛИС. Курс молодого бойца. — М.: Издательский дом «Додека -XXI», 2007. 408 С.: ил. (серия «Программируемые системы»)/

3. Комолов Д. А. Системы автоматизированного проектирования фирмы Alters Max+plus II и Quartus II. Краткое описание и самоучитель. — М.: ИП РадиоСофт, 2002 — 352 с.: ил.

ПоказатьСвернуть
Заполнить форму текущей работой