Процесор для обмеженого набору команд частина 1 (7) ([Курсова])

|Вихідні дані |2 | |Технічне завдання |3 | |1. Алгоритм роботи процесора |5 | |1.1 Вибір та обґрунтування алгоритму |5 | |1.2 Технічне опис алгоритму |5 | |2. Структурна електрична схема центральної | | |частини ЕОМ |9 | |2.1 Вибір і обгрунтування структурної електричної| | |схеми центральній частині ЕОМ |9 | |2.2 Технічне опис структурної | | |електричної схеми центральній частині ЕОМ |9 | |3. Функціональна електрична схема процесора |11 | |3.1 Вибір та обґрунтування функціональної | | |електричної схеми процесора |11 | |3.2 Технічне опис функціональної | | |електричної схеми — операційна частина |11 | |3.3 Технічне опис функціональної | | |електричної схеми — управляюча частина |12 | |4. Принципова електрична схема РОН і ИАЛУ |20 | |4.1 Вибір та обґрунтування елементної бази |20 | |4.2 Використовувані цифрові мікросхеми та його |22 | |параметри | | |4.3 Технічне опис принципової |29 | |електричної схеми РОН | | |4.4 Технічне опис принципової |30 | |електричної схеми ИАЛУ |32 | |5. Розрахункова частина |32 | |5.1 Перевірочний нагрузочный розрахунок блоком |32 | |5.1.1 Перевірочний нагрузочный розрахунок для РОН |32 | |5.1.2 Перевірочний нагрузочный розрахунок для ИАЛУ |33 | |5.2 Розрахунок споживаної потужності блоку |33 | |5.2.1 Розрахунок споживаної потужності РОН |33 | |5.2.2 Розрахунок споживаної потужності ИАЛУ |33 | |5.3 Розрахунок надійності блоком |33 | |5.3.1 Розрахунок надійності для РОН |33 | |5.3.2 Розрахунок надійності для ИАЛУ |35 | |Укладання |36 | |Література | |.

ВИХІДНІ ДАННЫЕ Операции:

— сложение;

— вычитание;

— умножение;

— И;

— ИЛИ;

— складання по модулю два;

— запись;

— загрузка;

— УП по флагу;

— БПВ;

— ГРОМОВІДВІД. Режими адресации:

— прямая;

— Регистровая;

— відносна з базуванням і индексированием;

— стековая.

1 Адресність команд — 2.

1 Форма уявлення числа — фіксування точка Разрядность чисел — 32 Обсяг ОЗУ — 16 Мбайта Кількість РОН — 8 Ширина вибірки з ОЗУ — 2 байта Тип АЛУ — багатофункціональне Критерій проектування — максимальне швидкодія Пристрій управління — УУ і УА АЛУ з запрограмованої логікою з регулярної адресацией.

ТЕХНІЧНЕ ЗАДАНИЕ.

1. Підстава щодо робіт Виконання курсового проекту з ТиП ЕОМ відповідно до навчальним планом.

2. Найменування розроблюваного изделия.

Процесор для обмеженого набору команд.

3. Замовник і виконавець 3.1 Замовник: Кафедра ЗТ МГИРЭА (ТУ) 3.2 Виконавець: Студенти грн. ВСС-2−93.

Терехов Дмитро Александрович.

Терехова Ольга Николаевна.

4. Технічні вимоги 4.1 Формати команд.

На виконання заданих в курсовому проекті операцій використовуються такі формати команд:

|КОП |R1 |Rb |Rx |Д |.

0 4 5 7 8.

10 11 13 14.

31 Формат RX — суміщення регистрового і відносного з базуванням і индексированием режимів адресации.

|КОП |R1 |Adr |.

0 4 5 7 8.

31 Формат RS — використання прямого і регистрового режимів адресации.

|КОП |Adr |.

0 4 5 28 P. S — прямий режим адресации.

|КОП |.

0. 4 Безадресна команда — використання лише коду операції, необхідна для операції ОСТАНОВ.

1разряд КОП — вказує виконується операція в АЛУ або за межами його. 1 разряд=0 дії виконуються в АЛУ. 1 разряд=1 дії виконуються поза АЛУ. 2 розряд КОП — свідчить про режими адресації. Якщо операція виконується в АЛУ 2 разряд=0 використання RX при додаванні, вирахуванні і множенні. 2 разряд=1 використання RS при логічних операціях. Якщо операції виконуються поза АЛУ 2 разряд=0 формат RS під час запису і завантаженні. 2 разряд=1 формат P. S при переходах. 3 і 4 розряди свідчить про конкретний тип операции.

4.2 Система счисления.

Використовуються числа з фіксованою точкою у додатковій коде.

|ЗН |ПОЛІ ЧИСЛА |.

0 1.

31 За виконання арифметичних операцій використовується модифікований додатковий код. За виконання логічних операцій використовуються числа без знака |ПОЛІ ЧИСЛА |.

0. 31.

4.3 Система команд і правил їх выполнения.

|Операція |Формат |КОП |Опис | |Складання |RX |0 |R1((R1) + ОЗУ[Aисп] | | | | |Аисп = (Rb)+(Rx)+D | |Віднімання |RX |1 |R1((R1) + (ОЗУ[Aисп]| | | | | | | | | |Аисп = (Rb)+(Rx)+D | |Множення |RX |10 |R1((R1) (ОЗУ[Aисп] | | | | |Аисп = (Rb)+(Rx)+D | |І |RS |100 |R1((R1) (ОЗУ [Adr] | |АБО |RS |101 |R1((R1) (ОЗУ [Adr] | |(|RS |110 |R1((R1) (ОЗУ [Adr] | |Запис |RS |1 000 |ОЗУ [Adr]((R1) | |Завантаження |RS |1 001 |R1(ОЗУ [Adr] | |БПВ |P.S |1 100 |СТІК ((СК) | | | | |(СК)(адресу переходу | |УП по прапора |P.S |1 101 |(СК)(адресу переходу | |ГРОМОВІДВІД | |10 000 |Громовідвід системи |.

4.4 Тип АЛУ — многофункциональное.

4.5 Ширина вибірки з ОЗУ — 2 байта.

4.6 Ємність ОЗУ — 16 Мбайта.

4.7 Використовуються 2 управляючих автомата — для АЛУ й у загального управління з запрограмованої логікою і з регулярної адресацией.

4.8 Критерій проектування — максимальне быстродействие.

4.9 Вимоги до елементної базі - максимальна функціональна полнота.

Використання технології ТТЛШ.

5. Вимоги до надежностным характеристикам t напрацювання відмовитися (1500ч.

1. АЛГОРИТМ РОБОТИ ПРОЦЕССОРА.

1. Вибір та обґрунтування алгоритма.

Для зручності проектування обчислювального устрою необхідно розробити алгоритм. Обчислювальний процес розбивається на кроки, кожен крок змальовується як блоку, а весь обчислювальний процес у вигляді послідовності блоків. З заданого критерію проектування виберемо алгоритм роботи процесора, у якому має забезпечуватися максимальне швидкодія, треба сказати, що графічне зображення алгоритму має саме і чітко відображати обчислювальний процес, будучи наочним способом документування процесу описи рішення завдання з допомогою процесора. Отже, і під час арифметичних чи логічних операцій, і навіть під час використання індексного АЛУ дані в регістри заноситимуться одночасно, це забезпечується завдяки наявності двох портів при спілкуванні й при зчитуванні з РОН. за рахунок такого чинника значно підвищується швидкодія роботи процесора. Наголосимо також на, так як із проектуванні використовуються два управляючих автомата, то функціонування процесора буде наведено двома схемах алгоритмуподіл для логічних і арифметичних операцій виконуваних АЛУ й у решти функционирования.

2. Технічне опис алгоритма.

На початку функціонування процесора виробляється установка в нульовий стан лічильника стека — дно стека, установка лічильника команд в початкова стан однакову 1610, тобто. перша команда буде обрано з ОЗУ за адресою 1610. На регістр адреси ОЗУ засилається значення адреси СТК і з даному адресою вибирається і пересилається команда в старші 16 розрядів RGbuf, прибуток СТК (операторная вершина F12). Після збільшення лічильника команд йде перевірка на максимальне значення, за максимуму виставляється прапорець й відбувається перехід на ГРОМОВІДВІД. Далі виробляється довыборка команди у молодші розряди аналогічним шляхом. Команда пересилається в RGK, відбувається дешифрация команди, і виробляється формування виконавчого адреса.

Команди формату RX.

Для формату RX перевіряються на нуль поля Rb і Rx, у разі рівності нулю на RGadr пересилається значення поля D (операторная вершина X15) і А2исп буде сформирован.

Що стосується Rb =0, то, на RG2IALU засилається операнд з РОН, адресу якого зазначений полем Rx в RGK (операторная вершина АB18), виробляється складання даного регістру і усунення D. За наявності переповнення виставляється прапорець і процесор перетворюється на режим ГРОМОВІДВІД, інакше отримуємо А2исп в RGadr.

Що стосується Rx =0, то, на RG1IALU засилається операнд з РОН, адресу якого зазначений полем Rb в RGK (операторная вершина Y17), виробляється складання даного регістру і усунення D. За наявності переповнення виставляється прапорець і процесор перетворюється на режим ГРОМОВІДВІД, інакше отримуємо А2исп в RGadr.

Що стосується Rb (0 і Rx (0, то, на RG1IALU заноситься значення РОН, адресу якого береться з поля Rb, але в RG2IALU заноситься значення РОН, адресу якого з полю Rx (операторная вершина M17). У RGadr сумуються вміст регістрів (операторная вершина M18) за відсутності переповнення відбувається складання отриманої суми багатозначно поля D, в такий спосіб, отримуємо А2исп.

Після формування виконавчого адреси, дані до виконання операцій видаються на шини, та був заносять у відповідні регістри АЛУ (операторная вершина АE45), далі відбувається дешифрация коду операції 3 і 4 біта визначення конкретного типу операции.

Операнды представлені у додатковому коде.

Сложение.

Виконується складання вмісту регістрів АЛУ із записом результату в RGres. За наявності переповнення виставляється відповідний прапорець в RGf і процесор переходь в режим ГРОМОВІДВІД. За відсутності переповнення виставляється прапорець, який провіщає про позитивному чи негативному значенні даних, і навіть перевіряється умова на нульової результат (операторная вершина E19) з винесенням відповідного прапорця. Після цього результат видається на шину і далі заноситься в відповідний РОН (операторная вершина D22).

Вычитание.

Операція віднімання замінюється операцією складання, проте, друге складова інвертується, але в акумулятор подається вхідний перенесення (операторная вершина K11). Оскільки операція зводиться до додаванню, подальші дії повторюються гаразд зазначеному вище починаючи з перевірки на переполнение.

Умножение.

При множенні лічильник циклів встановлюється в значення однакову 3110 і в нуль встановлюється RGres (операторная вершина AA8). Молодший розряд RG1ALU — множник перевіряється на рівність одиниці. При рівність підсумовується значення- множимое багатозначно регістру результату. Далі, а ще й за однакової кількості нулю молодшого розряду множника відбувається зрушення вправо однією розряд RG1ALU і RGres (операторная вершина Y14). Потім перевіряється значення лічильника циклів на рівність нулю, за відсутності нуля повторюється цикл з операторной вершини AA11. При установці лічильника циклів в нульовий стан перевіряється умова на позитивне чи негативне значення множника, якщо множник негативне число, то твір чисел додаткового коду виходить додатком поправки до твору додаткових кодів сомножителей (поправка — проинвертируемое множимое і подача на акумулятор вхідного перенесення). По виконанні множення результат необхідно округлити (операторная вершина Y21), до значенням результату додається раніше зрушений молодший 32 разряд.

Команди формату RS.

Логічні операции.

RGadr завантажується вмістом поля RGK (8:31), адресу передається на регістр адреси ОЗУ, яким на буферний регістр заносяться дані, спочатку старші, та був молодші розряди. У RG1ALU заносяться дані з буфера, але в RG2ALU заносяться дані з РОН (РОН вибирається полем R1), операнды з буфера і з РОН видаються на шини ШД0 і ШД1, та був вже у регістри індексного АЛУ — операторная вершина АР18. Далі дешифрация 3 і 4 біта коду операции.

Після дешифрации виконуються логічні операції І (операторная вершина T4), АБО (операторная вершина Z4) додавання по модулю два (операторная вершина AG4). Кожна операція при завершенні перевіряється на рівність результату нульового значенням, потім вміст RGres переноситься в відповідний РОН через шину данных.

Запись.

По даної команді виробляється запис з РОН, адресу якого зазначений в полі R1, в ОЗУ[Adr].

У СТadr заноситься адресу осередки пам’яті. У регістр буфера з РОН пересилається операнд, потім із СТadr вміст пересилається в регістр адреси ОЗУ, а регістр слова ОЗУ пересилаються старші 16 розрядів (вершина M37), СТadr поповнюється одиницю, перевіряється на максимальне значення. За відсутності максимуму в ОЗУ передаються молодші 16 розрядів (M46). При повному заповненні СТadr, виставляється прапорець про переповненні і на ОСТАНОВ.

Загрузка.

Завантаження операнда робиться з осередки ОЗУ за адресою, занесенному в регістр адреси ОЗУ з CTadr (вершина Т37) одного з РОН. Завантаження виробляється через буферний регістр (вершина Т40) спочатку старших, та був молодших розрядів. З буфера 32 розрядний операнд передається в РОН, адресу якого зазначений полем R1 (операторная вершина Т51).

Команди формату S.

Умовний перехід по флагу.

Аналізується прапор Z, що характеризує нульовий значення результату, прапор виробляється в АЛУ. За наявності цього прапорця в СТК заноситься адресу переходу (вершина В34), узятий полем Adr з RGK. Інакше перехід на начало.

Безумовний перехід із возвратом.

На виконання даної команди використовується стік, що у ОЗУ. Покажчиком стека є СТST. З отриманням КОП даної команди СТК заноситься в буферний регістр (вершина F33). Вміст СТST заноситься в регістр адреси ОЗУ, а старші розряди RGbuf заносять у регістр слова ОЗУ (вершина F36). СТST поповнюється одиницю, перевіряється на переповнювання і за відсутності його відбувається повтор, починаючи з заносу вмісту СТST в регістр адреси ОЗУ (операторная вершина F46). СТST поповнюється одиницю, перевіряється на переповнювання, за відсутності переповнення в лічильник команд заноситься адресу переходу, узятий із RGK полем Adr [5:28].

Останов.

Під час перевірки 0-го розряду КОП і рівність його одиниці виставляється в одиничне стан тригер END (вершина C26) і процесор закінчує обробку программ.

2. СТРУКТУРНА ЕЛЕКТРИЧНА СХЕМА ЦЕНТРАЛЬНОЇ ЧАСТИНИ ЭВМ.

2.1 Вибір та обґрунтування структурної електричної схемы.

Для побудови схем інших типів, і навіть у загальне ознайомлення з виробом необхідна структурна електрична схема. Визначається основний склад центральній частині ЕОМ. Особливостями розробки процесора: будуть використані регістри загального призначення за доступом з двох портам (один порт лише з читання), використовуються два устрою управління з запрограмованої логікою (загальне УУ і місцева управляючий автомат для АЛУ). Центральна частина (ОЗУ + ЦП) також має АЛУ, ИАЛУ, RGK, CTK, CTST, RGbuf.

2.2 Технічне опис структурної електричної схемы.

До складу центральній частині ЕОМ, представленої на структурної схемою входять такі компоненты:

Арифметико-логическое пристрій і двох регістрів прийому і фіксації вихідних операндов RG1ALU і RG2ALU, причому RG2ALU має крім прямих висновків також инверсные виходи, сумматора до виконання арифметичних операцій, регістру результату RGALURES. RG1ALU і RG2ALU є сдвиговыми. Є логічні елементи до виконання операцій І, АБО, який виключає АБО. CTsycl служить для рахунки циклів під час операції множення. До складу АЛУ також входять комбінаційні схеми, формують прапори про переповненні, про знаку і нульовому результаті. RGALURES має 32 розрядом тригер, готовий до округлення результату при множенні. АЛУ містить власний управляючий автомат з запрограмованої логікою з регулярної адресацією у якому, готовий до формування необхідної послідовності управляючих сигналів для функціональних вузлів АЛУ і осведомительных сигналів у загальне управляючого устройства.

RON — регістри загального призначення. Призначені для зберігання даних, модифікаторів, необхідні обчислення виконавчого адреси для звернення до ОЗУ.

УУ — пристрій управління з запрограмованої логікою з регулярної адресацією. Формує послідовності управляючих сигналів всім функціональних вузлів процесора і осведомительных сигналів читання і запис для ОЗУ.

СТК — лічильник адреси команди призначений для обчислення просунутого адреси команди. Має 22 разряда.

RGK — регістр команд призначений для зберігання виконуваної команди. На своєму виході має комбінаційні схеми для перевірки неприпустимість 0-го РОН місцем зберігання модифікаторів для обчислення виконавчих адресов.

RGbuf — буферний регістр прийому з 16-разрядной ШД, накопичення та видачі на 32-разрядную ШД0 й видачі на ШД1 зворотного действия.

СТST — покажчик стека.

Індексне АЛУ призначено для обчислення виконавчого адреси. Включає два регістру RG1IALU і RG2IALU прийому і фіксації модифікаторів з РОН. Акумулятор складає вміст регістрів додає до них усунення яке надходить відразу з RGK. Результат записується в регістр адреси. CTadr призначений до ухвалення, зберігання, передачі й за необхідності роботи у рахунковому режимі, адрес на ША, розрахованих, а самому ИАЛУ, прийнятих з RGK.

Усередині процесора є внутрішні шини даних ШД0 і ШД1. Вони призначені для одночасної видачі в ИАЛУ й у АЛУ даних — роботу з двухпортовый РОН. Це значно підвищує швидкодія, що забезпечує необхідний критерій проектирования.

3. ФУНКЦІОНАЛЬНА ЕЛЕКТРИЧНА СХЕМА.

ПРОЦЕССОРА.

3.1 Вибір та обґрунтування функціональної електричної схемы.

Функціональна схема пояснює процеси, які у проектованому процесорі. На такій схемі показані функціональні вузли, що у процесі, та зв’язку між тими вузлами. Функціональна схема будується на основі структурної електричної схеми, і дає змога подальшого побудови принципової електричної схеми як окремого блоку, і влаштування у целом.

У виду те, що необхідно максимальне швидкодія використовується двухпортовый РОН, у зв’язку з цим всередині процесора є дві шини даних ШД0 і ШД1, причому ШД1 працює лише з чтение.

Оскільки ширина вибірки з ОЗУ дорівнює 16 біт, а ширина внутрішньої шини даних 32 разрядная, необхідно використовувати буферний регістр. Для управління у схемою використовуються два управляючих устрою, загальне УУ і місцевий УА для АЛУ. На виконання арифметичних і логічних операцій служить АЛУ, для обчислення адреси призначено індексне АЛУ. Для обчислення просунутого адреси служить CTK, а роботи з стеком CTST.

Взаємодія функціональних блоків між собою розглянемо в технічному описі функціональної електричної схемы.

3.2 Технічне опис функціональної електричної схеми — операційна часть.

По прибутті даних на ШД RGbuf записує і накопичує 32 розряду видає на ШД0, У цю команду надходить на RGK, КОП відсилається у УУ і підставі усього цього починають працювати з певним блоком.

DMX0 пропускає дані на ШД0 чи ШД1.

MUX1 і DC призначені для вибору однієї з РОН.

MUX11 і MUX12 потрібні для видачі одну з шин даних вмісту однієї з РОН.

Працюючи зі стеком входить у роботу CTST, який після ініціалізації поповнюється одиницю і вільну осередок пам’яті. Адреса потім із нього надходить на ША, оскільки він 4-х розрядний, то старші розряди завжди нули.

MUX3 пропускає на СТК початковий адресу рівний 1610 чи адресу узятий з поля RGK[5:28]. СТК видає дані на ША й за необхідності на ШД0 через DMX1.

У RG1IALU і RG2IALU дані надходять із двох шин одночасно, з ШД0 і ШД1, видаються через відповідні мультиплексори на SMIALU.

MUX4 пропускає дані на SMIALU з RG1IALU, з CTadr і з поля RGK[14:31].

MUX5 пропускає дані з RG2IALU і з поля RGK[14:31].

MUX6 приймає дані від сумматора IALU, з поля RGK[14:31] і адреси від RGK.

DMX2 видає дані від CTadr видає на ША чи назад на SMIALU, продовжити операції обчислення виконавчого адреса.

RG1ALU і RG2ALU приймають операнды із двох шин одночасно, з ШД0 і ШД1.

MUX7 і MUX8 передають операнды на SMALU, причому MUX7 пропускає пряме чи інверсне значення RG2ALU, а MUX8 пропускає операнд з RG1ALU чи з RGres при умножении.

MUX9 призначений керувати перенесеннями, що йдуть в SMALU. При відсутності перенесення, пропускається нуль, одиниця пропускається при корекції множення і за округленні пропускається значення, встановлений у триггере Т.

MUX10 необхідний пропуску на RGres даних із сумматора при виконанні арифметичних операцій чи даних із логік і під час логічних операцій І, АБО, ЯКИЙ ВИКЛЮЧАЄ ИЛИ.

RGres і RG1ALU є сдвиговыми регістрами, необхідно при виконанні множення, причому задля збереження знака в RG1ALU при зсуві вправо нульової розряд листується назад на місце, а при зсуві RGres задля збереження знака, нульової розряд листується з RG2ALU.

DMX3 видає дані з АЛУ на ШД0 чи знову на АЛУ, до виконання подальших операций.

Логічні елементи, які стоять не вдома RGres і виході SMALU визначають формування прапорів, характеризуючих результат арифметичних і логічних операций.

Логічні елементи, які стоять не вдома RGK визначають формування прапорів, характеризуючих 0-ї РОН при обчисленні виконавчого адреса.

3.3 Технічне опис функціональної електричної схеми — управляюча часть.

Обидва устрою управління виконані за схемою з регулярної адресацією. У цьому схемою при розгалуженні процесу, одну адресу на одиницю більше, ніж поточний, другий адресу — довільний. Елементом «вичислювальним «адресу, є лічильник СТ1 і СТ2, керований сигналом, що є вхідним для УУ. Залежно від значення вхідного сигналу лічильник або додає одиницю до значенням, яке зберігалася лічильнику і було поточним адресою, або завантажується значенням адреси з керуючої пам’яті. Елемент по модулю 2 дозволяє инвертировать значення вхідного сигналу, що полегшує розподіл микроинструкций.

MUX2 і MUX13 призначені для пропускання однієї з осведомительных сигналов.

ROM1 і ROM2 — ПЗУ, куди подаються адреси для вибору однієї з управляючих сигналов.

|S |Y |H |e |P.S «|.

P.S — є адресою для ПЗУ яких і визначає, який із управляючих сигналів буде выбран.

P.S «- містить адресу переходу микропрограммы.

Y — складається з сигналів управління роботою процесора е — управляє роботою виключає ИЛИ.

Мподається на мультиплексер УУ, дозволяє пропустити або одне із бітов набору розпізнавальних сигналів, або нульової сигнал. Наявність цього сигналу дозволяє здійснювати безумовні переходы.

Управляючі сигнали для УУ у1.1 — запис в RGbuf y1.2 — Видача з RGbuf y1.3 — напрям y1.4 — вибір ст/мл розрядів y1.5 — RESET y1.6 — Запис в RGK y1.7 — START ALU y1.8 — +1 CTST y1.9 — управління MUX1 y1.10 — управління DMX0 y1.11 — управління MUX3 y1.12 — запис в CTK y1.13 — +1 CTK y1.14 — управління DMX1 y1.15 — запис порт0 y1.16 — читання порт0 y1.17 — читання порт1 y1.18 — запис в RG1IALU y1.18 «- запис в RG12ALU y1.19 — управління y1.20 — MUX4 y1.21 — управління MUX5 y1.22 — управління y1.23 — MUX6 y1.24 — запис в CTadr y1.25 — +1 CTadr y1.26 — управлениеDMX2 y1.27 — читання з ОЗУ y1.28 — запис в ОЗУ y1.29 — запис в тригер ТО0 y1.30 — запис в тригер ТО1 y1.31 — запис в тригер ТО2 y1.32 — запис в тригер ТО3.

Осведомительные сигнали для УУ x1.1 — START x1.2 — XRAM x1.3 — RAM x1.4 — CTK (224).

[pic] КОП x1.10 — CTST (15) x1.11 — CTadr (224) x1.12 — перевірка на нульові РОН базовий і індексного регістру x1.13 — перевірка на нуль РОН базового регістру x1.14 — перевірка на нуль РОН індексного регістру x1.15 — переповнювання IALU x1.16 — End or Stop ALU x1.17 — Srop ALU x1.18 — TZ.

Управляючі сигнали УА y2.1 — RESET y2.2 — запис в RG1ALU й у RG2ALU y2.3 — упраление y2.4 — MUX7 y2.5 — управління MUX8 y2.6 — управління y2.7 — MUX9 y2.8 — управління y2.9 — MUX10 y2.10 — Обнуління і запис в CTcycl y2.11 — Stop ALU y2.12 — управління DMX3 y2.13 — запис в тригер Т, зрушення RG1ALU і RGres, -1 CTcycl y2.14 — запис в TS y2.15 — запис в TZ y2.16 — запис в ТЕ y2.17 — запис в RGres y2.18 — End ALU.

Осведомительные сигнали для УА x2.1 — 2 розряд КОП x2.2 — 3 розряд КОП x2.3 — 4 розряд КОП x2.4 — переповнювання ALU x2.5 — аналіз результату на нуль x2.6 — аналіз 31 розряду RG1ALU x2.7 — CTcycl (0) x2.8 — аналіз 0 розряду RG1ALU x2.9 — Start ALU.

Для аналізу управляючих автоматів наведено алгоритм в закодованому виде.

3.3.1 Таблиця прошивки пам’яті для.

| |y1|y2|y3|y4|y5|y6|y7|y8|y9|y1|y1|y1|y1|y1|y1|y1|y1|y1| | | | | | | | | | | |0 |1 |2 |3 |4 |5 |6 |7 |8 | |m1|1 | | | | | | | | | | | | | | | | | | |m2| |1 | | | | | | | | | | | | | | | | | |m3| | |0 |1 |0 |0 |0 |1 |0 | | | | | | | |1 | | |m4| | |1 |0 |0 |0 |1 |0 |1 | | | | | | | |1 | | |m5| | | | | | | |1 |1 | | | | | | | |1 | | |m6| | | | | | | |0 |0 | | | | | | | |1 | | |m7| | | | | | | |0 |0 | | | | | | | |1 | | |m8| | | | | | | | | |1 | | | | | | | | | |m9| | |0 |1 |1 |0 |0 |0 |0 | | |1 | | | | |1 | | |m1| | | | | | | | | | | | |1 | | | | | | |0 | | | | | | | | | | | | | | | | | | | |m1| | |1 |0 |1 |0 |1 |0 |0 | | |1 | | | | |1 | | |1 | | | | | | | | | | | | | | | | | | | |m1| | |0 |0 |1 |1 |0 |0 |0 | | |1 | | | | |1 | | |2 | | | | | | | | | | | | | | | | | | | |m1| | | | | | | | | | | | | | | |1 | | | |3 | | | | | | | | | | | | | | | | | | | |m1| | | | | | | | | | |1 | | | | |1 | | | |4 | | | | | | | | | | | | | | | | | | | |m1| | | | | | | | | | | | | |1 | | | | | |5 | | | | | | | | | | | | | | | | | | | |m1| | | | | | | | | | | | | | |1 | | | | |6 | | | | | | | | | | | | | | | | | | | |m1| | | | | | | | | | | | | | |1 | | | | |7 | | | | | | | | | | | | | | | | | | | |m1| | | | | | | | | | | |0 | | | | | | | |8 | | | | | | | | | | | | | | | | | | | |m1| | | | | | | | | | | | | | | | | |1 | |9 | | | | | | | | | | | | | | | | | | |.

———————————- |P.S |Y |H |e |P.S «| |1 |m1.01 |X1.1 |0 |m1.02 | |2 |m1.1 |0 |0 |m1.03 | |3 |m1.03 |X1.2 |0 |m1.04 | |4 |m1.2 |0 |0 |m1.05 | |5 |m1.05 |X1.3 |0 |m1.06 | |6 |m1.3 |X1.4 |0 |m1.4 | |7 |m1.07 |X1.2 |0 |m1.08 | |8 |m1.5 |0 |0 |m1.09 | |9 |m1.09 |X1.3 |0 |m1.010 | |10 |m1.6 |X1.4 |0 |m1.8 | |11 |m1.7 |X1.5 |1 |m1.9 | |12 |m1.065 |X1.6 |1 |m1.011 | |13 |m1.012 |X1.7 |1 |m1.013 | |14 |m1.19 |X1.8 |1 |m1.9 | |15 |m1.025 |X1.9 |1 |m1.034 | |16 |m1.20 |0 |0 |m1.026 | |17 |m1.026 |X1.2 |0 |m1.027 | |18 |m1.21 |0 |0 |m1.028 | |19 |m1.028 |X1.3 |0 |m1.029 | |20 |m1.22 |X1.11|0 |m1.23 | |21 |m1.030 |X1.2 |0 |m1.031 | |22 |m1.24 |0 |0 |m1.032 | |23 |m1.032 |X1.3 |0 |m1.033 | |24 |m1.063 |0 |0 |m1.03 | |25 |m1.02 |0 |0 |m1.01 | |26 |m1.04 |0 |0 |m1.03 | |27 |m1.06 |0 |0 |m1.05 | |28 |m1.4 |0 |0 |m1.9 | |29 |m1.08 |0 |0 |m1.07 | |30 |m1.010 |0 |0 |m1.09 | |31 |m1.027 |0 |0 |m1.026 | |32 |m1.029 |0 |0 |m1.028 | |33 |m1.23 |0 |0 |m1.9 | |34 |m1.031 |0 |0 |m1.030 | |35 |m1.033 |0 |0 |m1.032 | |36 |m1.013 |X1.8 |1 |m1.9 | |37 |m1.014 |X1.9 |0 |m1.11 | |38 |m1.016 |X1.10|0 |m1.03 | |39 |m1.10 |0 |0 |m1.03 | |40 |m1.11 |0 |0 |m1.017 | |41 |m1.017 |X1.2 |0 |m1.018 | |42 |m1.12 |0 |0 |m1.019 |.

|P.S |Y |H |e |P.S «| |61 |m1.28 |0 |0 |m1.040 | |62 |m1.040 |X1.3 |0 |m1.041 | |63 |m1.29 |0 |0 |m1.30 | |64 |m1.30 |0 |0 |m1.03 | |65 |m1.041 |0 |0 |m1.040 | |66 |m1.039 |0 |0 |m1.038 | |67 |m1.27 |0 |0 |m1.9 | |68 |m1.037 |0 |0 |m1.036 | |69 |m1.035 |0 |0 |m1.034 | |70 |m1.011 |X1.6 |0 |m1.050 | |71 |m1.31 |0 |0 |m1.042 | |72 |m1.042 |X1.2 |0 |m1.043 | |73 |m1.32 |0 |0 |m1.044 | |74 |m1.044 |X1.3 |0 |m1.045 | |75 |m1.33 |X1.11|0 |m1.34 | |76 |m1.046 |X1.2 |0 |m1.35 | |77 |m1.35 |0 |0 |m1.048 | |78 |m1.048 |X1.3 |0 |m1.36 | |79 |m1.36 |0 |0 |m1.37 | |80 |m1.37 |0 |0 |m1.56 | |81 |m1.043 |0 |0 |m1.042 | |82 |m1.045 |0 |0 |m1.044 | |83 |m1.34 |0 |0 |m1.9 | |84 |m1.047 |0 |0 |m1046 | |85 |m1.049 |0 |0 |m1.048 | |86 |m1.050 |X1.12|0 |m1.051 | |87 |m1.38 |0 |0 |m1.39 | |88 |m1.39 |X1.15|0 |m1.40 | |89 |m1.41 |0 |0 |m1.42 | |90 |m1.051 |X1.13|0 |m1.52 | |91 |m1.43 |0 |0 |m1.44 | |92 |m1.052 |X1.14|0 |m1.47 | |93 |m1.45 |0 |0 |m1.46 | |94 |m1.47 |0 |0 |m1.053 | |95 |m1.42 |0 |0 |m1.063 | |96 |m1.44 |0 |0 |m1.063 | |97 |m1.46 |0 |0 |m1.063 | |98 |m1.063 |X1.15|0 |m1.049 | |99 |m1.48 |0 |0 |m1.53 | |100 |m1.40 |0 |0 |m1.9 | |101 |m1.49 |0 |0 |m1.9 | |102 |m1.053 |X1.2 |0 |m1.054 |.

|P.S |Y |H |e |P.S «| |18 |m2.010 |0 |0 |m2.09 | |19 |m2.12 |0 |0 |m2.15 | |20 |m2.07 |X2.3 |1 |m2.7 | |21 |m2.6 |0 |0 |m2.013 | |22 |m2.7 |0 |0 |m2.013 | |23 |m2.013 |X2.4 |0 |m2.14 | |24 |m2.13 |0 |0 |m2.15 | |25 |m2.15 |0 |0 |m2.012 | |26 |m2.012 |X2.5 |0 |m2.17 | |27 |m2.16 |0 |0 |m2.18 | |28 |m2.17 |0 |0 |m2.18 | |29 |m2.18 |0 |0 |m2.19 | |30 |m2.19 |0 |0 |m2.01 | |31 |m2.02 |0 |0 |m2.1 |.

|P.S |Y |H |e |P.S «| |1 |m2.01 |X2.9 |0 |m2.02 | |2 |m2.1 |0 |0 |m2.2 | |3 |m2.2 |X2.1 |0 |m2.06 | |4 |m2.03 |X2.2 |1 |m2.04 | |5 |m2.05 |X2.3 |1 |m2.4 | |6 |m2.3 |0 |0 |m2.012 | |7 |m2.4 |0 |0 |m2.012 | |8 |m2.04 |X2.3 |1 |m2.20 | |9 |m2.5 |0 |0 |m2.012 | |10 |m2.06 |X2.2 |0 |m2.07 | |11 |m2.08 |X2.3 |1 |m2.20 | |12 |m2.8 |0 |0 |m2.09 | |13 |m2.09 |X2.6 |0 |m2.10 | |14 |m2.9 |0 |0 |m2.10 | |15 |m2.10 |X2.7 |0 |m2.010 | |16 |m2.011 |X2.8 |0 |m2.12 | |17 |m2.11 |0 |0 |m2.12 |.

|43 |m1.019 |X1.3 |0 |m1.020 | |44 |m1.13 |X1.10|0 |m1.14 | |45 |m1.021 |X1.2 |0 |m1.022 | |46 |m1.15 |0 |0 |m1.023 | |47 |m1.023 |X1.3 |0 |m1.024 | |48 |m1.16 |X1.10|0 |m1.18 | |49 |m1.17 |0 |0 |m1.03 | |50 |m1.18 |0 |0 |m1.03 | |51 |m1.024 |0 |0 |m1.023 | |52 |m1.022 |0 |0 |m1.021 | |53 |m1.14 |0 |0 |m1.03 | |54 |m1.020 |0 |0 |m1.019 | |55 |m1.018 |0 |0 |m1.017 | |56 |m1.034 |X1.2 |0 |m1.035 | |57 |m1.025 |0 |0 |m1.036 | |58 |m1.036 |X1.3 |0 |m1.037 | |59 |m1.26 |X1.11|0 |m1.27 | |60 |m1.038 |X1.2 |0 |m1.039 |.

|103 |m1.50 |0 |0 |m1.055 | |104 |m1.054 |0 |0 |m1.053 | |105 |m1.055 |X1.3 |0 |m1.56 | |106 |m1.51 |X1.11|0 |m1.52 | |107 |m1.057 |X1.2 |0 |m1.53 | |108 |m1.53 |0 |0 |m1.059 | |109 |m1.056 |0 |0 |m1.055 | |110 |m1.52 |0 |0 |m1.9 | |111 |m1.058 |0 |0 |m1.057 | |112 |m1.059 |X1.3 |0 |m1.060 | |113 |m1.54 |0 |0 |m1.55 | |114 |m1.060 |0 |0 |m1.059 | |115 |m1.55 |0 |0 |m1.56 | |116 |m1.56 |0 |0 |m1.061 | |117 |m1.061 |X1.16|0 |m1.062 | |118 |m1.064 |X1.17|0 |m1.9 | |119 |m1.57 |0 |0 |m1.03 | |120 |m1.062 |0 |0 |m1.061 | |121 |m1.8 |0 |0 |m1.9 |.