Микроконтроллеры і однокристальные ЭВМ

Опис структурної схеми микропроцессора.

До складу МП (рис. 1) входять арифметическо-логическое пристрій, пристрій управління економіки й блок внутрішніх регістрів. Арифметическо-логическое пристрій складається з двоичного сумматора зі схемами прискореного перенесення, сдвигающего регістри і регістрів для тимчасового зберігання операндов. Зазвичай цей прилад виконує за командами кілька найпростіших операцій: складання, віднімання, зрушення, пересилку, роз'єднання (АБО), логічне множення (І), складання по модулю 2. Пристрій управління управляє роботою АЛУ і управління внутрішніх регістрів в процесі виконання команди. Відповідно до коду операцій, утримується в команді, воно формує внутрішні сигнали управління блоками МП. Адресна частина команди що з сигналами управління використовується для зчитування даних із певної осередку пам’яті або заради записи даних в осередок. По сигналам УУ здійснюється вибірка кожної нової, черговий команди. Блок внутрішніх регістрів БВР, яким розширено можливості АЛУ, служить внутрішньої пам’яттю МП і використовується для тимчасового зберігання даних, і команд. Він також виконує деякі процедури обробки інформації. На малюнку (2) приведено докладніша структурна схема однокристального МП. Тут блок внутрішніх регістрів містить регістри загального призначення і спеціальні регістри: регистр-аккумулятор, буферний регістр адреси, буферний регістр даних, лічильник команд, стека, ознак. Регістри загального призначення (РОН), кількість яких може зміняться від 4 до 64, визначають обчислювальні можливості МП. Їх функція — зберігання операндов. Але можуть виконувати ще й роль регістрів. Усі РОН доступні програмісту, що розглядає їх як сверхоперативное запам’ятовуючий пристрій. Регістр — акумулятор («нагромаджувач»), призначений для тимчасового зберігання операнда чи проміжного результату дій виробленої у АЛУ. Розрядність регістру дорівнює розрядності інформаційного слова. Буферний регістр адреси служить прийому і збереження адресної частини виконуваної команди. Можливе кількість адрес, визначається розрядністю регістру. Буферний регістр даних використовується для тимчасового зберігання обраного з пам’яті слова перед передачею його на зовнішній шину даних. Його розрядність визначається кількістю байт інформаційного слова. Лічильник команд містить адресу осередки пам’яті, у якій можна побачити байти виконуваної команди. Регістр команд приймає і зберігає код черговий команди, адресу якої перебуває у лічильнику команд. За сигналом УУ до нього передається з регістру збережена там інформація. Регістри стека діляться на стік і покажчик стека. У МП стік — набір регістрів, зберігають адреси команд повернення при зверненні до підпрограмам чи стан внутрішніх регістрів при обробці переривань. Стік може бути виконано як на внутрішніх регістрах МП, становлячи його частину, але і бути в ОЗУ, займаючи там відведену йому зону. У цьому разі для звернення щодо нього необхідний спеціальний регістр — покажчик стека. Покажчик стека зберігає адреси останньої зайнятою осередки стека, яку називають вершиною. Що Містить в покажчику число вказує, де знаходиться вершина стека. Коли стік записується чергове слово, то число в покажчику стека відповідно збільшується. Вилучення слова з стека супроводжується, навпаки, зменшенням числа, що заповнює покажчик стека. Крім такої процедури передбачається можливість зчитування без руйнацій вмісту будь-який осередки стека за незмінної числі, доглянутому в покажчику стека. Регістр ознак є набір тригерів — прапорців. У залежність від результатів операцій, виконуваних АЛУ, кожен тригер встановлюється до стану 0 чи 1. Флажковые біти, що визначають вміст регістру, индицируют умовні ознаки: нульового результату, знака результату, перевиконання тощо. п. Цю інформацію, характеризує стан процесора, важлива вибору подальшого шляху обчислень. Розглянемо докладніше основні частини мікропроцесора (рис. 2). Внутрішня шина даних з'єднує собою основні частини МП. Шиною називають групу ліній передачі, об'єднаних спільною функціональним ознакою. У мікропроцесорної схемою використовується три виду шин: даних, адрес та управління. Розрядність внутрішньої шини даних т. е. кількість переданих за нею одночасно (паралельно) бітов числа відповідає розрядності слів, якими оперує МП. Вочевидь, що розрядність внутрішньої і до зовнішньої шин даних мусить бути одному й тому ж. У восьмирозрядного МП внутрішня шина даних складається з восьми ліній, якими можна передавати послідовно восьмиразрядные слова — байти. Слід пам’ятати, що у шині даних передаються не лише оброблювані АЛУ слова, а й командна інформація. Отже, недостатньо висока розрядність шини даних може обмежити склад (складність) команд і їхня кількість. Тому розрядність шини даних належать до важливим характеристикам мікропроцесора — вона у більшої мірою визначає його структуру (числа розрядів вказані малюнку в дужках поруч із назвами блоків). Шина даних МП працює у режимі двунаправленной передачі, т. е. за нею можна передавати слова в обох напрямках, але з одночасно. У цьому вся разі потрібно застосування спеціальних буферних схем і мультиплексного режиму обміну даних між МП і до зовнішньої пам’яттю. Мультиплексный режим (від англійського слова multiple — багаторазовий, множинний), іноді званий многоточечным, — режим одночасного використання каналу передачі великою кількістю абонентів з поділом у часі коштів управління обміном. Мультиплексер — пристрій, яке вибирає дані від однієї, двох (чи більш) вхідних інформаційних каналів і подає ці дані на вихід. Схема мультиплексора складається з двухвходовых логічних елементів І - АБО, керованих розподільником імпульсів. Промисловістю випускаються мультиплексори, що потенційно можуть входити до складу, соціальній та вигляді окремих БІС (наприклад, восьмивходовый одноразрядный; двухвходовый четырехразрядный; трехвходовый четырехразрядный та інших.). Демультиплексор — пристрій, яке виконує протилежну мультиплексору функцію, — подає дані, подводимые для її входу, однією (або як) вихідний інформаційний канал. Мультиплексори і демультиплексоры дозволяють компонувати з мікропроцесорних елементів микроЭВМ для будь-який довжини машинного слова. Припустимо, що завдання обробки даних залежить від додаванні двох операндов, кожен із яких собою восьмиразрядное двоичное число — байт. Восьмиразрядное арифметично — логічне пристрій виконує все арифметичні і логічні операції. На перший вхід АЛУ надходить байт з восьмирозрядного акумулятора, але в другий вхід — з восьмирозрядного проміжного регістру. Результат складання зазначених двох байтів передається із виходу АЛУ через внутрішню шину даних в акумулятор. Така організація задовольняє одноадресной організації мікропроцесора. Для неї характеризуєтся тим, що з операндов, що у обробці, завжди перебуває у акумуляторі, адресу якого заданий неявно. Тому, за виконанні операції складання двох операндов потрібно вказувати лише одне адресу — другого операнда, що міститься, наприклад, у одному із 8 регістрів загального призначення (РОН). До АЛУ підключені регістр ознак, готовий до збереження і аналізу ознак результату операції, і схема десяткової корекції (на рис. 2 не показано), що дозволяє проводити обробку даних в двоично-десятичном коді. До складу мікропроцесора входять також покажчик стік, лічильник команд, буферний регістр адреси, ОЗУ. Перші дві РОН — регістри W і Z — призначені для короткочасного зберігання даних під час виконання команди (ці регістри недоступні програмісту), інші шість РОН — регістри B, З, D, E, H і L — служать осередками внутрішньої пам’яті, званої сверхоперативным запам’ятовуючим пристроєм (СОЗУ). Вони зберігаються операнды, підлягають обробки АЛУ, результати обробки даних, виконаних АЛУ, та управляючі слова. У кожному регістрі поміщається один байт. Звернення до РОН — адресне. Попарне розташування регістрів B і З, D і E, H і L дає можливість проводити обробку двухбайтовых слів, звану обробкою «подвоєною точності». Обмін даними з РОН (зчитування і запис інформації) здійснюється через мультиплексер, причому необхідний регістр вибирається з допомогою селектора регістрів за сигналом УУ. У лівої частини рис. 2 розташовані регістр команд, дешифратор коду операції і УУ (хоча дешифратор належить до УУ, він намальований окремо для більшої наочності). Стековый регістр адреси малюнку відсутня, оскільки стік є певну зону ОЗУ. Обмін інформацією між регістрами та інші блоками мікропроцесора виробляється через внутрішню шину даних, причому передачі команд і передачею даних розділені у часі. Зв’язок із зовнішньої шиною даних здійснюється через буферний регістр даних. Мікропроцесор — це программно-управляемое пристрій. Процедура тією обробки даних визначається програмою, т. е. сукупністю команд. Команда ділиться на частини: код операції, і адресу. У коді операції міститься з’явилася інформація, яка операція мусить бути виконано над даними, підлягають обробці. Адреса вказує місце, де розташовані ці дані (в регістрах загального призначення мікропроцесора, т. е. у внутрішній чи зовнішньої пам’яті). Слово даних, подвергаемое обробці, представляє один байт. Команда може складатися зі одного, двох чи трьох байтів, послідовно розміщених у пам’яті. Перший байт команди містить код операції. Лічений на початку інтервалу виконання команди, званого циклом команди, її перший байт надходить по внутрішньої шині даних в регістр команд, де зберігається протягом усього циклу. Дешифратор коду операції дешифрує вміст регістру команд — визначає характер операції, і адреси операндов. Цю інформацію подається в УУ, яке виробляє управляючі сигнали, направлені на блоки мікропроцесора, що у виконанні даної команди. У разі, коли код операції безпосередньо вказує адресу даних — об'єкта обробки, операція починається відразу після зчитування першого байта команди. Якщо ж у команді міститься більше байта, інші байти, які мають інформацію про адресі осередки пам’яті, де зберігаються дані, передаються або у буферний регістр адреси, або у одне із РОН тільки після завершення всієї процедури зчитування команди чи, інакше кажучи, після одержання повної інформації про місцезнаходження операндов про те, яка операція повинна виконуватися, починається операція. Розглянемо приклад здійснення операції складання двох операндов. Перший операнд зберігається в акумуляторі, другий у одному з РОН (його адресу зазначений в команді), звідки ж він передається у проміжний регістр. Відповідно до коду операції АЛУ підсумовує вступники з його вхід байти видає результат, який фіксується в акумуляторі. Цей результат можна використовувати при подальших етапах обробки. Поруч із многокристальными і однокристальными МП використовуються секционированные чи разрядно-модульные МП. Основне їх відмітною особливістю і те, кожен модуль призначений в обробці кількох розрядів машинного слова, а слово загалом обробляється групою модулів чи секцій, з'єднаних між собой.

Основні мікропроцесорні комплекти та його функціональний состав.

Найбільшого поширення набула отримали мікропроцесори, керовані по програмам чи микропрограммам. Такі МП будуються з урахуванням ЭСЛ, ТТЛШ, КМОП, И2Л та інших поширених елементів. Сучасні мікропроцесори є набір БІС, з'єднаних між собою належним чином, що є звані мікропроцесорні комплекти (МПК). Останніми роками розроблено значну кількість різних МПК. Порівняльні узагальнені характеристики декого з тих наведені у табл. 1.

Таблиця 1.

|Серія |технолог|разрядно|быстроде|Число |Мощность|Число ИС|Число ИС|Числоист| |МПК |іє |сть |йствие |РОН |потребл.|в |в МПК |очников | | | | | | |Вт. |базовому | |харчування | | | | | | | |МПК | | | |К589 |ТТЛШ |2 |1000 |11 |2,15 |2 |8 |1 | |К1800 |ЭСЛ |4 |3000 |1 |3,23 |2 |4 |2 | |К1801 |n-МОП |6 |550 |8 |1,0 |1 |1 |1 | |К1802 |ТТЛШ |4 |1400 |16 |2,2 |2 |6 |1 | |К1804 |ТТЛШ |4 |550 |16 |2,05 |2 |8 |1 |.

Мікропроцесорні комплекти виготовляють як секційних БІС з можливістю нарощування. Винятком є БІС КР580ИК80А — восьмиразрядный МП, де можна збільшити розрядність оброблюваних даних шляхом подвійного перерахунку. До складу секційних МПК входять як правило, п-разрядная МП секція, призначена в обробці інформації та тимчасового зберігання результатів, схема микропрограммного УУ, і навіть БІС, виконують функції обробці переривань програми, синхронізації і зв’язки й з периферійними пристроями. Можливість нарощування розрядності оброблюваної інформації та застосування мікропрограм забезпечують гнучкість і широку сферу застосування секційних МПК, оскільки розробник апаратури сам може визначати набір команд. У структурі МПК можна назвати операційну і управляючу частини. Операційна частина поводить логічний обробку інформації, управляюча частина декодує команди, і формує сигнали, необхідних виконання тій чи іншій операції. Кожна команда є невелику програму, що складається з елементарних операцій. Послідовність таких команд називається мікропрограмою. Черговість команд, відповідно до якої працює управляюча частина МП, називається програмою. Перші МП будувалися на р-канальных МОП транзисторах, тому мали невисока швидкодія. Надалі з’явилися МП, у яких використовувалися п-канальные МОП-транзисторы і біполярні інтегральні структури (И2Л, ТТЛШ і ЭСЛ), що призвело до збільшення швидкодії. Кількість різних операцій, виконуваних деякими МП, сягає 100, причому у них передбачаються операції з подвійним довжиною слова побайтовой обробкою інформації. У процесі розвитку поруч із МП, мають фіксований список команд, з’явилися МП з микропрограммным управлінням, що дозволяє змінювати список команд і алгоритми управління. Це збільшує гнучкість процесора і спрощує реалізацію послідовності щодо складних микрокоманд. Найважливіший параметр МП — швидкодія. Нині діапазон швидкодії МП — від десятків тисяч до 1- 3 млн. коротких операцій. вітчизняна промисловість випускає секционированные мікропроцесорні комплекти серій К-589, КР-1802, КР-1804, К18−00 і др.

Секционированный микропроцессорный комплект БІС серії К589.

Микропроцессорный комплект БІС серії до 589 складається з восьми мікросхем, виконаних по ТТЛШ-технологии, блоків микропрограммного управління (БМУ) До 589ИК01; центрального процесорного елемента (ЦПЭ) К589ИК02; схем прискореного перенесення (СУП) К89ИК03 і многорежимного буферного регістру (МБР) К589ИР12; блоку пріоритетних переривань (БПП) К589ИК14; шинних формирователей без інверсій (ШФ) К589АП16 і з інверсією (ШФИ) К589АП16; схеми синхронізації та управління (МСУ) К589ХЛ4. Комплект забезпечує побудова автономних мікроі мініЕОМ, контролерів, пристроїв автоматики з різноманітною архітектурою завдяки модульности структури, можливості паралельного нарощування микропрограммного управління, сумісності з ТТЛ-транзисторами серії к155 та інших. Мікросхеми герметизированы в пластмасових корпусах з вертикальним розташуванням висновків. Поєднуючи паралельно кілька МП, можна було одержати процесор з необхідної довжиною слова. Задля реалізації 16-разрядного процесора, що містить УУ, шини і микропрограммное ЗУ, потрібно приблизно 20 БІС і десяти ІВ. Такий процесор заміняє еквівалентну систему на ТТЛ ІВ середній рівень інтеграції, має більш 200 корпусів. Центральний мікропроцесор (ЦП) до нього входять із 8 мікросхем ЦПЭ, одного БМУ, ЗУМК. На рис 3 показано структурна схема такого процесора. Мікропрограма, яка перебуває у керуючої пам’яті, після вимикання харчування встановлює ЦП у початковий стан і здійснює вибірку і виконання команд. Розрядність слова микропрограммной пам’яті визначається кількістю і розрядністю микроинструкций. Центральний процесорний елемент має шість груп входів і виходів, по яким відбувається зв’язку з іншими схемами. Чотири їх (У, М, А, D) використовуються переважно для зв’язки з зовнішнім пам’яттю і пристроями введення — виведення. Група висновків F0 — F6 використовується керувати роботою ЦПЭ, а входи До — для маскування інформації для занесення константы.

Блок микропрограммного управління. Вона має вісім входів команди До (макрокоманди). Отже, інформацію про коді операції визначається вісьмома розрядами, т. е. максимальну кількість макрокоманд 256. Кількість розрядів микрокоманды, необхідну управління БМУ, одно: сім розрядів УАО — УА6 — керувати виробленням початку наступному адресою микрокоманды і чотири УФ0 — УФ3 — керувати схемою вироблення ознак умовних переходів. Отже, керувати ЦПЭ і БМУ необхідно 19 розрядів. Крім цих микроинструкций необхідні додаткові микроинструкции для управління пам’яттю, введенням — висновком тощо. буд. Дані в АЛУ поступають із пам’яті з устрою введення інформації та одаются в регистр-аккумулятор. До нього надходять також результати операцій, виконуваних в АЛУ. Після закінчення операцій дані посилаються на згадку про чи в устрою виведення інформації. Пристрій управління управляє операціями відповідно до змістом команд, які зчитуються із зовнішнього ЗУ, і вкладаються у регістр команд. Адреса черговий команди зазвичай визначається лічильником команд. Як регістру і лічильника команд використовуються внутрішні регістри ЦПЭ. Зв’язок із ЗУ здійснюється через регістр адреси пам’яті реєстр даних пам’яті, виходи яких поєднуються з відповідними адресними і інформаційними сигналами. Розрядність адреси пам’яті визначає адресуемое полі пам’яті. Частина регістрів МП використовують у ролі сверхоперативной пам’яті, у якій зберігаються проміжні результати обчислень. Це дозволяє підвищити швидкодія процесора. Задля більшої контролю над станом регістрів і під час операцій використовуються регістри станів блоку микропрограммного управління (БМУ). Тригери цих регістрів (прапорці) индицируют переповнювання регістрів ЦПЭ, нульовий зміст акумуляторів, знак його вмісту та інші стану. Цю інформацію використовується в організацію умовних переходів в микропрограммах. Синхронізація роботи окремих вузлів процесора здійснюється одного чи кількома серіями тактових імпульсів. Задля реалізації однієї команди необхідно дещо періодів тактових імпульсів. Командний цикл складається з циклу вибірки, під час яких виробляється адресу команди, і у ній виробляється команда і зчитуються в регістр дані з пам’яті, і циклу, виконавчого, під час яких у пристрої управління команда дешефруется і процесор виконує її. Розглянемо докладно структуру й освоєно основні характеристики окремих БІС комплекту серії К589. Центральний процесорний елемент призначений для логічного і арифметичній обробки інформації, прийому, збереження і видачі оперативної інформації, і навіть на формування адрес пам’яті. Він є двухразрядную мікропроцесорну секцію зі структурою, які забезпечують практично необмежені можливості кристалів ЦПЭ по горизонталі з метою підвищення розрядності процесора. Основна особливість ЦПЭ — велика кількість шин: три вхідні і ще дві вихідні з адресним регістром даних це забезпечує можливість видачі даних, і адрес на згадку про одночасно. Призначення шин ЦПЭ — пересилання байтів, тестування бітов, введення — висновок інформації в внутрішні регістри. Формирователи вихідних шин виконані на елементах із трьома станами, що дуже спрощує підключення УПЭ до магістралі. Шина микрофункций управляє роботою секцій, обираючи операнды та проведення операції, які мають виконуватися в АЛУ. ЦПЭ виконує понад 40 логічних і арифметичних операцій. Секція видає сигнали прискореного перенесення. З іншого боку, вона оснащена незалежними лініями входу й аж виходу перенесення, входу й аж виходу сдвигаемого коду. До складу ЦПЭ входять АЛУ, 11 сверхоперативных регістрів, два мультиплексора (Проте й У), акумулятор, регістр адреси пам’яті, дешифратор микрофункций. Інформація на ЦПЭ надходить за трьома групами незалежних входів М, У і До з основний пам’яті, пристроїв введення — виведення, пам’яті мікропрограм. Інформація, що надходить на ЦПЭ, зберігається в партії 11 регістрах R0 — R9, T, а й у накапливающем регістрі АС чи регістрі адреси пам’яті. Через мультиплексори Проте й У інформація передається в АЛУ. Регістри R0 — R9 і Т виконують функції сверхоперативного запоминающего пристрої і може бути використані як лічильники. Інформація з регістрів через мультиплексер, А вступає у АЛУ, і з виходу АЛУ — знову на регістри. Акумулятор служить для зберігання результату операцій АЛУ. Інформація із виходу акумулятора надходить на вхід АЛУ чи через вихідний підсилювач — буфер — може видаватися на вихідну магістраль передачі в основну пам’ять чи пристрій введення — виведення. Через мультиплексори Проте й У вони можуть подаватися однією з цих двох входів АЛУ. На входи мультиплексора, А надходять б дані з входів М, регістрів R0 — R9, Т і акумулятора, але в входи мультиплексора У — інформація зі входів У, До і акумулятора. При цьому виробляється маскування інформації входів У і АС даними на входах До. результат операцій, виконуваних в АЛУ, може зберігається в R0 — R9 і акумуляторі. При операції зсуву в право використовують вхід СП1 і вихід СП0, для організації послідовного перенесення — вхід С1 і вихід С0. Наявність виходів Х і У забезпечує організацію прискореного (наскрізного) перенесення між мікросхемами ЦПЭ. При неарифметических операціях схеми перенесення використовують із виконання логічного АБО всіх розрядів слова з урахуванням маскування по входам До. Входом До користуються при арифметичних операціях для маскування полів і окремих розрядів оброблюваних слів. Через входи До в ЦПЭ можу подаватися константи з пам’яті мікропрограм. Зазвичай регістр адреси використовується для збереження і пересилки адреси команд в основну пам’ять. І тут інформація з АЛУ через окремий вихід надходить на регістр пам’яті. У кожному микрокомандном циклі на входи F надходить микроинструкция (частина поля микрокоманды,), яка дешифрується і визначає виконання необхідні операцій ЦПЭ. Микроинструкция F0-F6 розбита на два поля F і Rгрупи. Fгрупи (F4-F0) визначає код операції, реєстрова Rгрупа (F0-F3) — адресу регістрів. На рис. 4 показаний варіант сполуки БІС ЦПЭ з послідовним перенесенням, здійснюваним з допомогою БІС прискореного перенесення. Цикл обробки ЦПЭ становить 100 нс. Блок микропрограммного управління призначений керувати послідовністю вибірки микрокоманд з керуючої пам’яті (ЗУМК) і виконує такі функції: управління регістром адреси микрокоманды; вибірку черговий микрокоманды з урахуванням вмісту РАМК; збереження і видачу ознак; управління микропрограммными перериваннями. До складу БМУ (рис. 5) входять: девятиразрядный регістр адреси микрокоманд й гарантована відповідна магістраль; схема формування чергового адреси; вихідні буферы адреси микрокоманды на елементах із трьома станами; тригери ознак (З, Z, Ф); регістр команди; вихідний буфер прапорців. Формування адреси черговий микрокоманды виконується з допомогою умовних і безумовних переходів. У кожній поточної микрокоманде міститься полі микроинструкции БМУ, настановленим формування адреси наступній микрокоманды. Адреси микрокоманды (всього 512) утворюють матрицю (сторінку), що складається з 32-х рядків і 16 шпальт. Кожен адресу визначається номером тієї рядки — і того шпальти, на перетині що їх перебуває. Під адресу рядки відводиться п’ять розрядів (МА8 — МА4), а під адресу шпальти чотири розряду (МА3 — МА0). Девятиразрядный адресу микрокоманды, вироблений логікою наступного адреси, завантажується в регістр адреси микрокоманд, та якщо з нього видається на згадку про микрокоманд за десятьма вихідним шинам. Блок микропрограммного управління забезпечує зберігання поточного значення не вдома перенесення ЦПЭ (С0, СП0) і управляє інформацією вході перенесення (С1, СП1). З допомогою дві групи микроинструкций здійснюється управління ознаками — установка та його видача. Схема обробки ознак містить три триггера: З повагою та Z і тригер — засувку Ф, у якій запам’ятовується поточне стан виходу перенесення ЦПЭ. Логічний схема ознак разом з схемою перенесення ЦПЭ використовується до виконання арифметичних і сдвиговых операцій. Сигнал в двоичном коді на входах УА використовується на формування адрес рядки — і шпальти і виду микроопераций, виконуваної БМУ. По чотирьом микроинструкциям виробляються безумовні переходи, за іншими — умовні. Щоб сформувати адреси наступній микрокоманды при безумовних переходах використовується адресу поточної микрокоманды, що зберігається у регістрі адреси — й ряд бітов микроинструкции УА0-УА6: при умовних переходах — адресу поточної (попередньої) микрокоманды і вміст регістрів З, Z чи Ф або код старших розрядів К4-К7. Для вироблення наступного адреси микрокоманды по вмісту даних на шинах К4-К7 використовується частина адреси поточної микрокоманды і кілька розрядів коду на шинах УА. Управління схемою обробки ознак (З, Z і Ф) здійснюється з допомогою микроинструкции на входах УФ0 — УФ3. Інформація на вході Ф записується в тригер Ф і у тригер З чи Z. По входу ЗМ дається дозволу запис інформації з входів До в регістр адреси микрокоманд. Дозвіл на переривання видається з вихідний шини УПП при микроинструкции ПЕРЕХІД У НУЛЬОВУ РЯДОК, що означає кінець виконання мікропрограми (команди). Зазвичай сигнал з шини УПП подається на вхідну шину УПП блоку пріоритетного переривання. Цей блок зміг відповісти на переривання видачею сигналу підтвердження переривання, що блокує видачу наступного обраного адреси рядки БМУ. Тоді під час видачі нового адреси микрокоманды на лінію адреси рядки можна подавати адресу ззовні минаючи БМУ, що дозволяє перевести микропрограмму на програму обробки переривання. Змінений адресу рядки, переданий на адресні лінії микрокоманд, не змінює вмісту регістру адреси микрокоманд. Отже, наступна функція переходу буде використовувати адресу рядки у регістрі адреси микрокоманды, а чи не змінений адресу рядки. Цикл БМУ становить 85 нс. Є можливість адресації 512 микрокоманд (передбачена можливість нарощування числа адресованих микрокоманд). Корпус мікросхеми типу ДІП з 40 висновками. Схема прискореного перенесення (СУП) варта формування групових переносів за спільної використанні з ЦПЭ в многоразрядных сумматорах. Мікросхема дозволяє об'єднати до максимально восьми ЦПЭ, т. е. утворити 16- розрядний акумулятор. Схема має 17 інформаційних входів, 8 інформаційних виходів і тільки управляючий вхід, дозволяє управляти виходом найстаршого перенесення. У кожному ЦПЭ формуються сигнали підготовки наскрізного перенесення, які подаються у схему прискореного перенесення, а вона у своє чергу виробляє сигнали переносів, які у ЦПЭ. Якщо кожному розряді 1, то сигнал підготовки також 1 і крізь цю секцію відбувається перенесення від молодшої до старшої. Оскільки схема прискореного перенесення генерує сигнали переносів у все ЦПЭ одночасно незалежно від розрядності, той час підсумовування многоразрядных слів істотно скорочується проти послідовним межсекционным перенесенням Многорежимный буферний регістр (МБР) містить вісім D — тригерівзасувок, мають вихідні буферы на елементах із трьома станами, схему управління записом і зчитуванням інформації та схему формування запиту переривання. Аналізований регістр має універсальними можливостями: може використовуватися як буферної регістру для виходу магістраль, формування двунаправленных магістралей, побудови адаптерів паралельного інтерфейсу. Залежно від рівнів управляючих сигналів МБР може працювати у двох режимах: вхідному і вихідному. Це дозволяє створювати з допомогою МБР двунаправленные магістралі, Коли вході ВР одиниця, то МБР працює у вихідному режимі вихідні буферы відкриті, тобто. МБР видає інформацію в вихідні шини. Коли вході З — одиниця, не вдома ВР — нуль і тому вибрано даний МБР, тобто. на вході ВК1 — нуль, але в вході ВК2 — одиниця, то МБР працює у вхідному режимі, тобто. виконується запис в МБР з вхідних шин D, вихідні буферы заплющені і для виходу інформація не видається. Коли МБР перебуває у вхідному режимі (сигнал ВР — нуль), сигнал З може використовуватися для синхронної записи даних до інформаційної тригери і установки триггера в прерывающее стан. Час циклу МБР становить 50 нс. Блок пріоритетних переривань. БПП служить розробки сигналу запиту на переривання в процессорной системі. При установки системи у початковий стан низькому рівні сигналу («Вуст. 0») тригер запиту на переривання виробляє сигнал переривання ЗП. Для організації системного скидання цей тригер встановлюється в непрерывающее стан подачі сигналу R, при цьому водночас скидаються інформаційні тригери. Сигнал ЗП дозволяє подавати сигнал R безпосередньо на входи R0 — R7 мікросхеми БПП. Шинні формирователи. Блоки шинних формирователей призначені для підключення модулів до магістралі. Типова затримка на ШФ і ШФИ — 20нс, корпус схеми типу ДІП із 16-го выводами.

Список використовуваної літератури: 1. Основи обчислювальної, і мікропроцесорної техніки і программирования.

(В.В. Стригін М. 1990 р.) 2. Аналогові і цифрові інтегральні мікросхеми. (С.В. Якубовський.) 3. Інтегральні мікросхеми: довідник (Б.В. Тарабрин.).