Конспект лекцій з мікропроцесорної технике

КОНСПЕКТ ЛЕКЦИЙ.

з дисципліни «Микропроцессорная техника».

Мікропроцесорні і програмні засоби автоматизации.

Микропроцессорный комплект.

Серії К1810.

Состав: К1810ВМ86 — центральний процесор (16 бит).

ВМ88 — центральний процесор з восьмибитной шиною данных;

ВМ87 — арифметичний сопроцессор;

ВМ59 — процесор ввода/вывода;

ГР84 — генератор тактових импульсов;

ВГ88 — контролер системної шины;

ВБ89 — арбітр системної шины.

ВТ02 — контролер для підключення динамічної пам’яті объемом.

16 Кбайт.

ВТ03 — контролер для підключення динамічної пам’яті объемом.

64 Кбайт.

ВН54 — интервальный таймер

ВТ37 — контролер прямого доступу до памяти.

ВН59 — тендітний контролер прерываний.

ИР86/87 — шинні формирователи (з інверсією / без инверсии).

ИР82/83 — регистры-защелки (з інверсією / без инверсии).

Мікросхема К1810ВМ86 (Intel 8086).

Шестнадцатиразрядный однокристальний МП виконує близько двох млн. операцій на секунду. Синхронізується тактовою частотою 25 МГЦ.

Має 20-ти розрядну шину адреси, що дозволяє забезпечити пряму адресацію 1 Мбайт зовнішньої пам’яті. Область адресного простору пам’яті розбита на сегменти по 64 Кб. Така була пам’яті забезпечує зручний механізм обчислення фізичних адрес. ША і ШД мультиплексированы. При організації обчислювальних систем його потрібно розділити (регистры-защелки). МП може звертатися як до пам’яті, і до зовнішніх устройствам.

При зверненні до зовнішніх пристроям використовуються 16 молодших ліній ША. Отже можна підключити 64 До 8-битных зовнішніх пристроїв, або 32 До 16-ти розрядних. МП має багаторівневу систему переривань: 256 векторів переривань. Цей МП є подальшим удосконаленням К580ВМ80. Система команд подібна, а більш розширено. Програмне забезпечення легко перекладається з однієї МП на другой.

Функціональна схема:

Див. рис.

У такт обміну на AD0−15 встановлюються молодші 16 біт адреси пам’яті чи адресу зовнішнього устрою, супроводжується цю інформацію сигналом ALE. У другому такті обміну виставляються дані, які сопровождаются сигналом DEN. ALE і DEN управляють регистрами-защелками. AD16/ST3- AD19/ST6 — мультиплексированные лінії адреси состояния.

В перший такт обміну видається 4 старших розряду адреси пам’яті, а при зверненні зовнішнього влаштуванню — нулі. У другому такті видаються сигнали стану МП, причому сигнали ST3-ST4 визначають сегментний регістр що у формуванні фізичного адреси. |ST3 |ST4 |Рег. | |0 |0 |ES | |1 |0 |SS | |0 |1 |CS | |1 |1 |DS |.

Сегментні регістри. Беруть участь в формировании фізичного адреса.

ST5 — дублює стан прапора дозволу переривань. BHE — дозвіл старшого байта. Працює що з сигналом А0, забезпечуючи механізму передачі інформації з ШД. |BHE |A0 |Вигляд передачі | |0 |0 |Передається 16-ти бітне слово | |0 |1 |Передається старший байт AD8-AD15 | |1 |0 |Передається молодший байт AD0-AD7 | |1 |1 |Ні звернення |.

RD -сигнал читання. WR — сигнал записи. M/IO — звернення до пам’яті чи зовнішнім пристроям. DT/R — напрям передачі информации:

«1» — в МП; «0» — з МП. INTA, INTR — запит на маскируемое переривання (INTA — підтвердження переривання). NMI — запит на немаскируемое переривання. HOLD — запит на перехід у режим прямого доступу до пам’яті. HLDA — підтвердження захоплення шини. TEST — перевірочний вхід, використовують у команді WAIT в організацію неодружених тактів: «1» — МП виконує «0», з періодичністю 5 Т перевіряє стан цього сигналу. MN/MX — мінімальний / максимальний режими, що визначають конфігурацію обчислювальної системи. MNобмеження обсягу пам’яті і т.д.

Архітектура МП.

МП містить у собі 14 регістрів загального призначення. AX=AH+AL BX=BH+BL CX=CH+CL DX=DH+DL.

Решта регістри загального призначення є неподільними: SP використовуються при зверненнях до стеку для зберігання BP адресної інформації SI при зверненні до пам’яті чи зовнішньому влаштуванню DI.

Сегментні регістри: CS — визначать початковий адресу сегмента коду у якому зберігається програма; SS — зберігає початковий адресу сегмента стека; DS — початковий адресу сегмента даних; ES — початковий адресу додаткового сегмента під дані; IP — зберігає усунення черговий команди переданої для выполнения.

DA=CS+IP Fрегістр флагов.

19 0 |A |B|C|D |0|.

+ 19 0 |0|1|2|3|4|.

|A |C|F|0|4|.

При підсумовуванні може постати перенесення з розряду A19 в A20. Цей перенесення ігнорується. Аналогічну кільцеву організацію має кожен сегмент. При вибірці команда: CS +IP = ФА команди. При зверненні до стеку: SS +SP =ФА стека.

Звернення до даних може здійснюватися із будь-якої сегментного регістру: DS (SS, CS, ES) +EA = ФА даних. EA — ефективний адресу, константа, зазначена в программе.

До даним можна через індексні регістри SI і DI; причому індексний регістр зберігає усунення на адресу осередки пам’яті, звідки дані можна отримати. А DI зберігає усунення на адресу осередки пам’яті, куди дані можна направити: DS (SS, CS, ES) +SI=ФА даних; ES+DI =ФА даних. Звернення через регістр BX: ES (CS, SS, DS)+BX= ФА даних. Така модульна організація пам’яті посегментно дозволяє писати програми як окремих модулей.

Структурна схема з урахуванням К1810.

При організації обчислювальної машини потрібно вирішити такі задачи:

1) розділити адресні сигнали і сигнали данных;

2) сформувати необхідні управляючі сигналы.

Перше завдання вирішується питання з допомогою буферних регістрів К1810ИР82 і шинних формирователей К1810ВА86(87). Друге завдання трохи складніше і від складності розв’язуваних завдань розроблюваної мікропроцесорної системи. Складність завдання визначає потрібні обсяги пам’яті і кількість пристроїв введення / виведення. Тому МП К1810ВМ86 може працювати у двох режимах: мінімальний і максимальний. Мінімальний дозволяє організовувати обчислювальні та управляючі системи, мають обмежені обсяги пам’яті мала кількість зовнішніх устройств.

Структурна схема в мінімальному режиме.

Структурна схема в максимальному режиме.

Функциональные можливості комплекту К1810 дозволяють організувати многопроцессорное обчислення системи. Завдання узгодження многопроцессорной системи вирішує арбітр шин К1810ВБ89.

Мікросхема К1810ГФ84.

X1,X2 — для підключення кварцевого резонатора.

F/C — вхід вибору джерела тактовою частоты:

«1» — від власного задає генератора.

«0» — від зовнішніх сигналів синхронизации.

PCLK — вихід управління переферией.

OSC — вихід зовнішнього задає генератора RES — вхід сигналу скидання CLK — вихід ГТИ керувати пам’яттю READY — вихід готовності генератора RESET — сигнал системного скидання AEN1, AEN2 — виходи дозволу адресації для сигналів готовності (RDY1, RDY2) Призначений керувати ЦМП, пам’яттю, зовнішніми пристроями, контролером системної шини і арбітром шин. Функціонально складається з генератора тактовою частоти, дільника частоти на 2 і трьох і схеми управління цими устройствами.

Контролер системної шины.

К1810ВГ88.

Контролер призначений до роботи на складі мікропроцесорної системи та забезпечує підключення до неї пам’яті і зовнішніх устройств,.

Функціональні можливості МС: дозволяє організувати конфігурацію обчислювальної системи має 2 магістралі: системна шина і резидентная шина. До системної шині підключається пам’ять, до резидентной — устрою в/в.

Входи S0-S2 — призначені для підключення до микропроцессору. |S0 |S1 |S2 |Режим роботи ВМ86 |Командні сигнали ВГ88 | |0 |0 |0 |Підтвердження переривання |INTA | |1 |0 |0 |Введення даних із устрою в/в |IORC | |0 |1 |0 |Висновок даних в пристрій в/в |IOWC, AIOWC | |1 |1 |0 |Громовідвід |———- | |0 |0 |1 |Вибірка команди |MRDC | |1 |0 |1 |Читання з пам’яті |MRDC | |0 |1 |1 |Запис на згадку про |MWTC | |1 |1 |1 |Пасивне стан (відключення от|MWTC, AMWC | | | | |системної шини | |.

Функціонування мікросхеми складає підставі наступного кода:

CLK -підключення системного генератора AEN — строб управління видачі командних сигналів контролера (використовується у разі звернення до резидентной шині в/в.) СEN — сигнал управління при каскадировании ВГ88 IOB — ознака звернення до системної шині («0» -системна шина, «1» — резидентная шина) MRDC — системний сигнал читання з пам’яті MWTC — системний сигнал запис у пам’ять AMWC — випереджаюче строб при зверненні до пам’яті IORC — системний сигнал введення IOWC — системний сигнал виведення AIOWC — випереджаюче строб INTA — системний сигнал підтвердження переривання DEN — строб супроводу даних для фіксації в регистры-защелки ALE — строб супроводу адреси в регистр-защелку OT/R — сигнал визначальний напрям передачі («0» -запис в пам’ять; «1" — зчитування) STB — сигнал стробирования адреси PDEN — використовується при каскадировании контролерів системної шини в мікропроцесорні обчислювальні системы.

Функціональна схема включення. Ця функціональна схема використовується під час роботи микропрцессора в максимальному режимі при організаціях багатопроцесорних систем.

При обращенях до пам’яті і зовнішніх пристроям дуже відрізняється по швидкодії. Оскільки многопроцессорные системи організовуються на вирішення складних завдань, потрібне велике швидкодії, потрібно виконувати поділ звернення до зовнішніх пристроям і памяти.

К1810ВБ89.

S0-S2 — входи для підключення до МП ВМ86, стан цих входів визначає режим роботи арбітра шин. Зафіксувавши ці сигнали арбітр шин починає виконання дій зі захоплення, визволенню чи утримування системної чи резидентной шины.

CLK — вхід для підключення системного генератора.

LOCK — вхід заборони звільнення системної шини: «1» — арбітру забороняється звільняти системну шину, незалежно з його приоритета.

CRQLCR — вихід заборони звільнення системної шини якщо надійшов запит по входу.

CBRQ. ANYRQST — вхід дозволу звільнення системної шини. RESB — вибір режиму роботи системної або резидентной шини («1» — системна шина; «0» — резидентная шина) IOB — вибір режиму роботи за введення / виведення інформації через системну або резидентную шину («1» — системна шина; «0» — резидентная шина) AEN — сигнал дозволу доступу до системної шині. BCLK — сигнал синхронізації системної шини. BREQ — сигнал запиту системної шини. BPRN — вхід дозволу пріоритетного доступу до системної шині BPRQ — вихід пріоритетного доступу до системної шині. BUSY — сигнал зайнятості шини. CBRQ — вх/вых загального запиту шин.

Арбітр шин в многопроцессорной системі може обслуговувати 1−2 центральних мікропроцесорів. При організації багатопроцесорних систем потрібно розробляти схему пріоритетного арбітражу. При організації схем пріоритетного вибору арбітражу використовується 3 методу: паралельний; послідовний і циклічний арбитраж.

Схема включення арбітражу шин при послідовному методе:

При послідовному вирішенні пріоритетів ваги арбітрів задаються підключенням BPRN з BPRQ. Для схеми, зображеною малюнку максимальний пріоритет матиме 1-ї АШ, а мінімальний — 3-й.

Схема паралельного дозволу пріоритетів передбачає використання додаткового пріоритетного контролера .

У найпростішому разі за апаратній завданні терезів пріоритетів, пріоритетний контролер є схему, виконану на логічних елементах. Більше складні пріоритети встановлюються програмним путем.

В цьому випадку пріоритетний контролер має зв’язку з шиною даних. До складу пріоритетного контролера входять схеми циклічного перерозподілу пріоритетів .

Арбітр шин може обслуговувати 2 микропроцессора:

RQ/GT — забезпечує доступом до лінії зв’язку лише МП. Виходи іншого на той час перебувають у 3-му стані. Дешифратор адреси визначає адресу всієї конкретної схеми. Їх у многопроцессорной схемою то, можливо много.

Для підключення до системної чи резидентной шині використовується контролер системної шини К1810ВГ88.

Інтерфейси мікропроцесорних систем.

Інтерфейси призначені в організацію взаємодії між мікросхемами організуючими функціональні модулі при побудові обчислювальної системи. Для організації взаємодії між обчислювальної машиною з організацією обчислювальних комплексів. Інтерфейси регламентують правило взаємодії між всіма функціональними модулями мікропроцесорної системи, встановлюють взаємодія суспільства та визначають протоколи і Порядок обміну информацией.

Конфігурації інтерфейсів розроблено виходячи з таких требований:

1) отримання потрібного швидкодії та молодіжні організації стандартного обміну інформацією між блоками обчислювальної системи незалежно від своїх быстродействия;

2) простота нарощування структури многопроцессорного комплексу, й можливість доступу для диагностики;

3) широка область применения.

Електричні сполуки між висновками мікросхем виконуються електричними зв’язками чи лініями. Ці лінії згруповані за певним функціональному призначенню утворюють шину адреси, шину даних, і шину управління. Сукупність шин утворює магістраль. Залежно від функціонального призначення інтерфейси класифікуються за такими принципам:

— за способом створення функціональних модулей;

— за способом передачі - паралельний, послідовний і последовательно-параллельный ;

— за заданим режимом передачі -односторонні, 2-х сторонні, одночасна чи почергова передача.

— за принципом обміну — синхронний і асинхронный.

Інтерфейси у системі MULTIBUS.

Призначені в організацію мікропроцесорних модулів. На базі МП К1810 розроблено 2 різновиду інтерфейсів — I і II.

Інтерфейс у системі MULTIBUS складається з 5-ти магистралей:

— паралельна системная;

— паралельна локальна магістраль LBX;

— многоканальная магістраль в/в MSW;

— локальна в/в SBX;

— управляюча послідовна магістраль — BITBVS;

— Послідовна системна магістраль — SSB;

Паралельна локальна магистраль.

LBX варта підключення до обчислювальної системі додаткових блоків чи модулів пам’яті. З її допомогою можна підключити від 2-х до 5-ти модулів памяти.

Функціональні можливості: можуть дозволити організувати за нею обмін інформацією як прямого доступу до пам’яті. Лінії цього інтерфейсу стандартизовані, утворюють 60-ти проводниковый джгут і мають следущее функціональне назначение:

AB0-AB23 — лінія шини адреса;

DB0-DB15 — лінія шини данных;

TRAP — розряд перевірки четности;

BHEN — дозволу передачу старшого байта.

ASTB — строб супроводу інформацію про адресі; DSTB — строб повідомлення даних; R/W — сигнал записи / читання; XACKпідтвердження передачі у пристрій; LOCK — блокування магістралі; SHRA — запит на перехід у режим прямого доступу до пам’яті; SMACKу відповідь перехід у режим прямого доступу до пам’яті. CN0 — лінія заземления.

Магістраль працює у режимі читання/ записи даних. Інформація про адресі супроводжується сигналом ASTB, а даних DSTB. Підтвердження прийому супроводжується сигналом XACK, обміну інформацією відбувається у паралельному коде.

Магістраль багатоканального в/в MSN.

Предназначена для звільнення системної магістралі від операції в/в при зверненні до зовнішніх пристроям. З допомогою цієї магістралі можна підключити до 16-ти зовнішніх пристроїв передавальних 8 або 16 розрядні б дані з швидкістю 8 Мбайт/с. Максимальна довга цієї магістралі до 15 метрів. Виконується як стандартного 60-контактного джгута, лінії якої мають таке функціональне назначение:

AD0-AD15 — мультиплексированная шина адреси/ данных;

GNDлінія заземления;

PB,*PB — диференціальні сигнали доповнення даних до четности.

R/W,*R/W — диференціальні сигнали читання /записи.

A/D,*A/D -Диференціальні сигнали управління адресом/данными;

DRDY,*DRDY — диференціальні сигнали готовності інформації на шине.

А/D;

AACC — ознака прийому адреси исполнителем;

DACC — відповідь виконавця прийому данных;

STQ — завершення процедур обмена;

SRQ — запит стану устрою передачі информации;

RESET — сброс;

SA — готовність передавача информации.

Магістраль локального в/в SBX.

Предназначена для підключення до одноплатным обчислювальним машинам додаткові плати співпроцесора. Підключається плата із розширеною 2-ї системою, арифметикою, графікою. Магістраль має 60-ти проводную структуру, лінії якої мають таке назначение:

MA0-MA2 -молодші розряди адреси, що задають адресу порту при підключенні сопроцессора;

MCS0-MCS1 — сигнали вибору мікросхем в платі микропроцессора;

MD0-MDF — 16 ліній данных;

IORD — сигнал супроводу адреси під час видачі інформації з сопроцессора;

IOWRT — сигнал супроводу адреси під час видачі інформацією сопроцессор;

RESET — скидання лінії чи початкова установка;

MWAIT — очікування сигналу супроводу процедури обміну сопроцессора;

MDRQT — запит режиму прямого доступу до пам’яті у ЦП;

MDACK — підтвердження прямого доступу до памяти;

TDMA — сигнал роботи каналів прямого доступу до памяти;

MCLK — сигнал синхронізації для сопроцессора;

MPST — ознака наявності модуля розширення, співпроцесора. З допомогою магістралі можна підключити 8 сопроцессоров зі швидкістю передачі інформації трохи більше 10 Мбайт /с.

Магістраль зв’язку BITBUS.

Послідовна управляюча магістраль призначена передачі інформацією режимі синхронної передачі до 30 метрів, як асинхронної передачі за кілька кілометрів. У режимі синхронної передачі швидкість то, можливо 500 Кбіт/с або 2,4 Мбит/с.

У режимі асинхронної передачі швидкість то, можливо — 62,5 Кбіт/с або 375 Кбит/с.

Магістраль варта реєстрації локальних мереж. Фізично вона становить собою 9 балів канальний джгут дротів, має функціональне назначение.

DATA,*DATA — диференційована сигнальна пара — лінія передачі данных.

DCLK / RTS, *DCLK / RTS — диференційна пара — сигнальна, синхронізації управления.

GND, +12D — загальна лінія управления.

ZGND — 3-тє состояние.

Обмін інформацією у цій магістралі виконується кадрами, які мають наступний формат:

Паралельна системна магістраль. Призначена для підключення до центрального процесору для підключення пристроїв (до 20-ти устройств).

Внешние переривання бывают:

1) маскируемые, вступники по входу INTR;

2) немаскируемые, вступники по входу NMI. На запити на немаскируемые переривання МП обробляє завжди незалежно стану прапора прерывания;

Процедура обслуговування зовнішніх переривань виконується з допомогою спеціального контролера переривань КР1810ВН59.

Мікросхема є ніжний контролер переривань дозволяє одночасно обслуговувати 8 зовнішніх пристроїв. Може працювати с.

К1810 і К580. Функціональні можливості мікросхеми допускають каскадирование (можна обслуговувати до 64 зовнішніх устройств).

IRQ0-IRQ7 — запити на переривання. Якщо программируемым шляхом не вироблено перерозподіл пріоритетів, то IRQ — маскируемый приоритет.

A0 — адрессный вхід для підключення молодшої лінії адреси. СS — вибір мікросхеми. WR — запис інформацією мікросхему. RD — читання. INTA — підтвердження переривання. D0-D7 — входи даних (для програмування мікросхеми). Підключаються до молодшому байту шини даних. INT — вхід переривання. CAS0-CAS2 — входи для каскадирования микросхем.

Мікросхема може працювати у режимах програмування і режимі обслуговування периферії. Режим програмування задається CS=0.

Схема підключення контролера до системної шине.

Схема каскадирования.

Організація запам’ятовувальних устройств.

Для запам’ятовування інформацією цифрових схемах використовується або тригер, або конденсатор. Залежно від типу запоминающего устрою розрізняють пам’ять SIMM і DIMM.

При підключенні запоминающего устрою до системної шині потрібно організовувати передачу як слів, а й окремих файлів. Для цього блоки пам’яті зазвичай виконуються як 2-х банків. Молодший підключають до лініях даних D7-D0 і має байти з парними адресами. Для вибору цього банку мікропроцесорної системі використовується А0=0. Старший байт D8-D15 — А0=1. При передачі байта даних його треба переслати в осередок пам’яті з парними адресами. І тут цикл обміну даними становить 1 період системної синхронізації. Вигляд пересилки даних із системної магістралі визначає крім сигналу А0 ще сигнал BHE. А0 що з BHE образуют:

|A0 |BHE |Вигляд посилки | |0 |1 |Мл. байт | |1 |0 |У розділі ст. байт |.

Выработка сигналів А0 і BHE виконується автоматично під впливом керуючої програми. Для спрощення схеми підключення з організацією ПЗУ треба врахувати те що, що з читанні інформації з запоминающего устрою на шину даних завжди виставляється 2 байта даних, Селекцію необхідної інформації виконує ЦП та вибираючи потрібну, поміщає їх у свої внутрішні регістри. Отже сигнали А0 і BHE до ПЗУ годі й підключати. При зверненні до ОЗУ для вибору банку даних можна використовувати сигнали А0 і BHE. Звернення до ПЗУ стробируется сигналом МЕМR і MEMW.

Схема підключення: Лінія А14 використовується для вибору блоку ОЗУ або ПЗУ. ПЗУ то, можливо реалізовано на 2-х мікросхемах К573РФ4 (4096*16). Отже А13 — використовують як вхід вибірки кристалів кожної мікросхеми. ОЗУ — 8 мікросхем К537РУ10(2048 *8).

Організація блоків пам’яті великих обсягів. Великі блоки пам’яті організуються як модулів (друкована плата), яких може бути кілька. Кожен модуль може підключатися до системної або резидентной шині і має таку внутрішню организацию:

|RAS |CAS |W/R |D |Вихід У |Режим роботи | |1 |1 |0 |0 | | Ні звернення | |1 |0 |0 |0 |3-тє стан | | |0 |1 |0 |0 | |Регенерація микр-мы | |0 |0 |0 |0 | |Запис інформації | |0 |0 |1 |0 |0 чи 1 |Читання інформації |.

ДША — передбачається кожному за блоку пам’яті. Контролер: К1810ВТ02 (ВТ03). Разом з мікропроцесором використовуються мікросхеми динамічної ОЗУ серії К565. Запис інформацією мікросхеми ОЗУ виконується відповідно до наступній диаграммой:

1-й такт — записується код адреси рядки, яка стробируется сигналом RAS, у другому такті записується код адреси шпальти сигналом CAS, і навіть відбувається процедура записи/чтения R/W. Така двобічна процедура записи інформації заощаджує адресні виходи мікросхем ОЗУ. Мультиплексування адресних ліній і двоступенева процедура обміну дозволила заощадити кількість висновків на мікросхемах ОЗУ.

Способи дешифрации адреси. Спосіб дешифрации адреси залежить від обсягу ОЗУ і ПЗУ, кількості та певного типу пристроїв ввода/вывода. Під час проектування мікропроцесорної системи використовуються такі способи дешифрации адреса:

1) лінійний вибір. Найпростіший спосіб, який використовує логіку дешифрации адреси. Технічно реалізується так: будь-яка лінія ША використовують як сигнал вибірки кристалів. Приклад реализации:

Способ використовується при підключенні малих обсягів пам’яті. Недоліком є велика втрата області адресного простору; 2) дешифрация з допомогою логічного компаратора. Простий і дуже гнучкий спосіб дешифрации адреси. І тут логічний компаратор встановлюється кожну друковану плату, з допомогою перемичок встановлюється адресу кожної друкованої плати. При збігу коду задаваемого перемичками з кодом встановленому на відповідних адресних лініях, формується сигнал вибірки кристалів. Технічно логічний компаратор можуть виконати на схемах совпадения.

3) дешифрация з допомогою комбінаторної логіки. І тут для формування сигналів вибірки кристала використовується логічні элементы:

Сигнал вибірки кристала формується, якщо А14=1, а А15=0. Ця схема дозволяє оьратиться за адресами 4000 — 7FFF. Недоліком є жорстка логика.

3) Дешифрация адреси з допомогою дешифратора. І тут вибирається одне з 2N можливих комбінаційних вхідних сигналів, де n-количество входів, підключених до дешифратору.

Мікросхема К1810ВТ3 — контролер управління динамічної памятью.

X0,X1- входи для підключення кварцевого резонатора розробки сигналів регенерації пам’яті. Або до X1 можна підключити CLK. AL0-AL7;

AH0-AH7 — адрессные входи для вибірки осередки пам’яті всередині памяти.

WR, RD/S1 — сигнали системної записи/чтения.

B0,B1 — входи дешифратора (вибірка банків памяти).

PCS — вхід вибірки кристала контроллера.

OUT0-OUT7 — мультиплексированные виходи вибору адрессов рядків і столбцов.

WE — сигнал зчитування пам’яті. CAS — RAS2 — сигнали управління мікросхемами динамічної пам’яті. XACK — відповідь пам’яті на сигнали звернення до неї. SACK — готовність памяти.

Приклад підключення управління динамічної пам’яттю обсягом 512 Кбайт показаний на рисунке:

Обмін інформацією з зовнішніми пристроями. 1) організація ввода/вывода. Обмін інформацією між микропрцессором і зовнішніми пристроями виконується 2-мя способами: використання адресного простору в/в; використання спільного з пам’яттю адрессного простору. Технічна реалізація 1-го способу передбачає поділ всієї області адресного простору напам’ять і адреси зовнішніх пристроїв. Обмін даними між микропрцессором зовнішніми пристроями виконується по коммандам IN і OUT. Для апаратної ідентифікації адрессного простору в/в використовується сигнал M/IO=0. Працюючи мікропроцесора в мінімальному режимі системні сигнали управління вводом/выводом можна отримати з допомогою логічних элементов:

Працюючи мікропроцесора в максимальному режимі системні комманды ввода/вывода виробляє системний контролер К1810ВГ88. Комманды ввода/вывода реалізують 2 типу адрессации:

1) пряма адрессация, у разі код адресса порту вказується у другому байті комманды. Цей вид адрессации забезпечує звернення к.

256 портам в/в;

2) непряма адрессация, у разі вовтором байте комманды вказується регістр DX і те що він 16-ти розрядний, можна організувати 65 536 зовнішніх пристроїв. Під час такої адрессации в/в під адрессацию портів відводиться один сегмент пам’яті. При другому способі адрессации зовнішні устрою перебувають у загальному адрессном просторі з пам’яттю. Тож у цьому випадку звернення до них може бути здійснене як до звичайних осередків пам’яті. Длявыполнения операцій в/в крім комманд.

IN і OUT можна використовувати будь-які комманды пересилки. Другий спосіб має великі функціональні можливості. У ньому то, можливо організована з допомогою спеціальних комманд пересилання даних междк ЦП зовнішніми пристроями, між зовнішніми умтройствами і памятью.

Колличество подключаемых зовнішніх пристроїв до 1Мб.

У прстейшем разі мінімальному режимі для звернення до зовнішнім пристроям можна використовувати системні сигнали MEMR, MEMW, які виходять з сигналів МП WR і RD:

При обміні даними МП передає по ШД або всі слово (16 біт), або молодший байт. Щоб байт передали за цикл системної синхронізації потрібно, щоб адресс зовнішнього устрою був четным. Також зовнішні устрою повинні підключатися до молодшого байту ШД. Для ідентифікації роздільного підключення зовнішніх пристроїв до молодшого або старшому байту даних використовуються сигнали А0 і BHE. Стан цих сигналів зазначено в таблице (см.ВМ86).

Підключення зовнішніх пристроїв до системної магистрали.

При підключенні зовнішніх пристроїв виникають проблеми узгодження 8- ми бітної ШД зовнішнього устрою з 16-ти бітної ШД мікропроцесора. Ця завдання вирішується 2-мя способами: 1) зовнішнє пристрій підключається або до старшого, або до молодшого байту ШД. Для ідентифікації зовнішнього устрою (CS) використовуються сигнали A0 і BHE.

Второй спосіб залежить від перетворення 16-ти розрядної шини даних у вісімми розрядну. З цією метою можна використовувати 2 регистра-защелки (К1810, ИР82/Ир83).

Эта схема включення працює у режимі в/в із відображення напам’ять. Передана і принимаемая інформація може розподілятися як у четным, иак і з непарною адресами. Довга пересилки даних визначають сигнали А0 і BHE.

М’який парралельный интерфейс.

Мікросхеми такого типу не входять до складу конкретних мікропроцесорных комплектов.

Зазвичай обмінюватись даними використовуються 8 ліній порту, А чи порту B. Для выраьотки управляючих сигналів зазвичай використовується порт З. Режим роботи схеми визначається управляючим словом, яке заноситься у її внутрішній регістр при ініціалізації системи. У цьому допускається прграммирование кількох режимів работы:

— весь порт дбає про висновок информации.

— весь порт дбає про введення информации.

— окремі на введення, окремі на вывод.

Назначене ліній :

D0-D7 — входи для підключення до резидентной чи системної шине.

A0,A1 — входи вибору порту По скільки архітектура центрального процесора 16-ти разрядная, а мікросхема порту 8-місячного разрядная можливі 2 варіанта підключення даної мікросхеми. При передачі 8-місячного розрядних даних інтерфейс підключається до молодшому байту шини даних, а центральний процесор програмується на висновок цього байта. Для передачі всього слова потрібно використовувати 2 контроллера.

Лагідний послідовний интерфейс.

Послідовний обмін даних регламентується у стандарті RS232C. Цей стандарт передбачає передачі інформації 3 лінії зв’язку: загальна, лінія передачі (ВА) і лінія прийому (ВР). Протокол обміну даними має наступний формат:

Функционально послідовний інтерфейс реалізується на 2-х сдвигающих регистрах:

Последовательный інтерфейс може працювати у синхронному і асинхронному режимі. Синхронний режим передбачає роботу інтерфейсу приймача і передавача під керівництвом системного генератора.

———————————- NMI.

INTR.

CLK.

RESET.

READY.

TEST.

MN/MX.

HOLD.

HLDA.

GND.

Un.

AD0.

AD1.

AD15.

AD16/ST3.

AD19/ST6.

RD.

WR.

M/IO.

DT/R.

DEN.

ALE.

INTA.

BHE/ST7.

К1810ВМ86.

ЦП2.

ША ШД.

OE.

T.

STB.

OE.

К1810ВА86.

CS RD WR.

CLK RDY CLR.

MN/MX M/IO INTA RD WR.

ALE A0-A19.

DT/R.

DEN.

К1810ВМ86.

Un.

ША.

OE.

T.

STB.

OE.

CS RD WR.

CLK RDY CLR.

MN/MX M/IO INTA RD WR.

ALE A0-A19.

DT/R.

DEN.

К1810ВА86.

ШД УВВ.

RAM.

К1810ИР82.

К1810ГФ84.

УВВ.

RAM.

К1810ИР82.

К1810ГФ84.

К1810ВГ88.

ST0 ST1 ST2 DEN PT/R STB.

M ROC MW TC AM WC IORC IOWC AIOWC INTA.

память.

ВГ88.

ЦП1.

ВМ86.

DША ВБ89 9.

К ВБ89.

ШУ.

A19 -A0.

ШД.

CS RD WR.

CS RD WR.

ША ИР82 3шт ВА86 2шт.

STB OE.

OE T.

CB.

S0 S1 S2.

CLK IOB.

AEN.

CEN.

MRDC MWTC AMWTC IORC IOWC AIOWC INTA.

DT/R DEN ALE PDEN.

S0 S1 S2.

CLK IOB AEN CEN.

MRDC MWTC AMWTC IORC IOWC AIOWC INTA.

DT/R DEN ALE PDEN.

CB.

X1 X2 F/C CSYNC PCLK OSC RES.

CLK READY RESET AEN1 AEN2 RDY1 RDY2 Uc GRD.

ШД Приоритетный контроллер

CBRQ.

BCLK.

BUSY.

АШ3.

BPRN BPRQ.

BPRN BPRQ.

BPRN.

АШ2.

АШ1.

BCLK.

BUSY.

CBRQ.

АШ3.

BPRQ.

BPRQ BPRN.

BPRQ BPRN.

BPRN.

АШ2.

АШ1.

BA.

S0 S1 S2.

INIT BCLK BPRN.

LOCK CLK CRQ/ CR RESB ANYRQST IOB.

SYSB/RESB.

BREQ.

BPRO.

BUSY.

CBRQ.

AEN.

АШ.

УВВ.

ВГ88.

BPRQ BPRN.

СШИ.

ВГ88 AEN.

S0 AEN S1 АШ S2 IOB.

ДШ.

AEN.

СШИ.

ВГ88.

Приоритетный контроллер Ведущий ЦП Ведомый ЦП.

СШ РШ.

RQ/GT.

PIC.

IRQ0 IRQ1 …

IRQ7.

A0.

CS WR RD INTA.

D0 D1 …

D7.

INT.

CAS0 CAS1 CAS2.

SP/END.

ЦП.

ST0.

ST1.

ST2 INTR.

CВ.

IOWC.

IORC.

INTA.

ST0.

ST1.

ST2.

WR.

CS.

RD.

INTA.

INT (17).

ST0.

ST1.

ST2.

IOWC.

IORC.

INTA.

CВ.

ST0.

ST1.

ST2 INTR.

ЦП.

ST0.

ST1.

ST2.

IOWC.

IORC.

INTA.

CВ А0 — А19.

D0 — D15.

CS2 ПЗУ Ст. Мл.

CS1.

D8-D15 D0-D7.

&.

A1 — A13.

A1 — A13.

A14.

MEMR.

MEMW.

BHE.

A0.

R/W.

A14.

MEMR.

CS2 ПЗУ Ст. Мл.

CS1.

D8-D15 D0-D7.

CSH CSL.

CSH CSL.

CS.

ША ШД.

ШУ ША ШД Сиг. упр Массив микросхем Контроллер ДША.

&.

&.

&.

&.

MEMR.

MEMW.

A14.

Выбор ОЗУ Выбор ПЗУ А14.

А15.

выбор

&.

А14.

А15.

выбор СОМ.

X0/DP2 X1/CLK AL0 …

AL7 AH0 …

AH7 B0 B1/DP1 WR RD/S1 PCS.

OUT0 …

OUT7 WE CAS RAS0 RAS1 RAS2.

XACK SACK 16 / 64.

СОМ.

X0/DP2 X1/CLK AL0 …

AL7 AH0 …

AH7 B0.

B1/DP1.

WR.

RD/S1.

PCS.

OUT0 …

OUT7 WE CAS RAS0 RAS1 RAS2 RAS3 XACK SACK.

16 / 64.

MRTC.

A19.

MWTC.

A18.

A17.

CLK.

БАНК0.

WE A0-A7 CAS RAS.

WE.

D0-D7.

A0-A7 CAS RAS.

A0-A7 CAS RAS.

A0-A7 CAS RAS.

D8-D15.

A0.

BHE.

БАНК1.

БАНК2.

БАНК3.

RD.

WR.

IOR.

IOW.

IOW.

IOR.

WR.

RD.

M/IO.

ВУ1.

СS.

WR.

RD.

ВУ2.

CS.

WR.

RD.

&.

&.

WR.

WR.

BHE.

A0.

IOW.

IOR.

D0-D7.

D8-D15.

ДША.

RG OE.

T.

CS.

ВУ.

WR RD.

&.

&.

D0-D7.

D0-D7.

D8-D15.

RG.

OE T.

BHE.

D0 D1 D2 D3 D4 D5 D6 D7.

RD.

WR.

A0 A1.

RESET CS.

A0-A15.

IOR.

D0 … D7.

INT.

CAS0 CAS1 CAS2.

SP/END.

IOW.

IOW.

PA0 PA1 PA2 PA3 PA4 PA5 PA6 PA7.

PB0 PB1 … PB7.

PC0 … PC7.

PPI.

D0.

D1.

D2.

D3.

D4.

D5.

D6.

P.

стоп Хол. Сост Старт бит Хол. Сост.

стоп Регистр сдвига Регистр сдвига.

IORC.

CLK.

D0-D7.

вывод прием.

IOWC.

CLK.