Разработка мікропроцесорної системы

ИНСТИТУТ СВЯЗИ.

[pic].

Факультет електроніки, телекомунікацій, і комп’ютерних систем.

Олександр Малинин.

Розробка мікропроцесорної системи з урахуванням мікропроцесора Intel 8086.

Дисципліна: Микропроцессоры.

Вигляд роботи: Курсова работа.

Оцінка: _____________.

Викладач: Децл ________________.

подпись.

Дата: 31.12.2000.

Рига 2000.

1. Мета курсової роботи … 3.

2. Розробка структурної схеми мікропроцесорної системи … 4.

3. Розробка функціональної схеми микропроцессорного модуля … 7.

4. Розробка функціональної схеми модуля пам’яті … 9.

5. Розробка функціональної схеми модуля ввода/вывода … 12.

6. Список використаної літератури … 15.

1. Мета курсової работы.

Данная курсова робота присвячена розробці мікропроцесорної системи на базі мікропроцесора Intel 8086. Виконання курсової роботи ділиться на чотири этапа:

1. розробка структурної схеми микропроцессрной системы;

2. розробка функціональної схеми микропроцессорного модуля;

3. розробка функціональної схеми модуля памяти;

4. розробка функціональної схеми модуля ввода/вывода. Дані, необхідних виконання роботи беруться відповідно до варіантом призначеним викладачем. Нижче наведені умови для даного варианта:

Вариант № … 50 Конфігурація МШС … min Ємність ОЗУ (Кбит) … 256 Ємність ПЗУ (Кбит) … 64 Організація мікросхем ОЗУ … 32Kx4 Організація мікросхем ПЗУ … 8Kx1 Спосіб звернення до портів ввода/вывода … СК Спосіб організації ввода/вывода … РПР Порт ввода:

Тип … пар.

Адреса … 02h Порт вывода:

Тип … посл.

Адреса … 52h.

Пояснение: min — мінімальна конфігурація системи; max — максимальна конфігурація системи; СК — звернення до портів ввода/вывода з допомогою спеціальних команд; РПР — ввод/вывод інформацією режимі переривання; пар. — паралельний порт; посл. — послідовний порт.

2. Розробка структурної схеми мікропроцесорної системы.

У цьому роботі розробляється микропроцессорная система з мінімальним конфігурацією, що припускає використання управляючих сигналів, формованих безпосередньо на висновках мікропроцесора Intel 8086. Структурна схема системи представлена малюнку 1. Микропроцессорная система складається з десяти основних узлов:

• Тактовий генератор G; • Мікропроцесор CPU; • Буферний регістр RG; • Шинний формирователь; • Контролер переривань IC; • Модуль пам’яті; • Модуль ввода/вывода; • Шина адреси ША; • Шина даних ШД; • Шина управління ШУ.

Тактовий генератор служить для генерації тактирующего сигналу забезпечує синхронізацію роботи мікропроцесора і мікропроцесорної системи загалом. Також формує сигналу «ready» службовець для індикації моменту коли встановилися частота генерованого сигналу, і сигналу «reset» службовця для скидання мікропроцесора та інших елементів системи. Мікропроцесор забезпечує виконання програми що зберігається модулі пам’яті, формує адреси — й сигнали самонаведення звернення до визначених осередків пам’яті модуля пам’яті, і окремих елементам системи, таких як порти ввода/вывода, контролер переривань. Нижче пояснюється призначення цих сигналов:

A/D (15−0) — адресу осередки пам’яті, порту ввода/вывода, чи контролера прерываний;

STB — вихід строба адреси. Служить сигналом дозволу передачі адреси для буферного регистра.

OP/IP — сигнал для шинного формирователя, службовець для вказівки напрями передачі (в CPU/ від CPU).

DE — сигнал активізації шини даних. Низький рівень підключає мікропроцесор до шині даних, високий рівень переводить виходи шинного формирователя в высокоимпедансное состояние.

INTA — вихід сигналу підтвердження переривання. Низький рівень стробирует введення в мікропроцесор інформації із джерела, що викликав прерывание.

M/IO — сигнал службовець для розрізнення звернення до модуля пам’яті чи модулю ввода/вывода.

R — сигнал стробирующий читання даних із модуля пам’яті чи модуля ввода/вывода.

W — сигнал стробирующий запис даних в модуль пам’яті чи модуль ввода/вывода.

INT — сигнал запиту переривання. Передається від контролера переривань в мікропроцесор за необхідності перервати виконання поточної завдання, і можливість перейти до обробці прерывания.

Буферний регістр служить для утримання адреси на шині адреси (буферизация), протягом певного часу що визначається сигналом STB. Також служить посилення сигналів A/D (15−0).

Шинний формирователь служить для комутації мікропроцесора з шиною даних, вибору напрямку передачі, посилення сигналу що його видають мікропроцесором на шину.

Контролер переривань забезпечує узгодження сигналів запиту переривання, які від модуля ввода/вывода з процессором.

Модуль пам’яті забезпечує запис, читання, зберігання даних. Зберігає програму необхідну роботи процессора.

Модуль ввода/вывода забезпечує обмін даними між мікропроцесорної системою та подключаемыми до неї зовнішніми устройствами.

Шина адреси шістнадцяти разрядная шина, службовець передачі адреси осередки пам’яті при зверненні до модуля пам’яті, адреси порту при зверненні до портам ввода/вывода, чи адреси контролера переривань під час обміну даними між контролером переривань і процессором.

Шина даних восьми разрядная шина, необхідна обмінюватись даними між процесором і контролером переривань, процесором і модулем пам’яті, процесором і модулем ввода/вывода.

Шина управління служить передачі управляючих сигналів як-от читання даних, запис даних, вибір порт/память при адресації, та інших., від процесора решти модулями системи, а як і передачі сигналів запиту переривання від модуля ввода/вывода до процессору.

Рис. 1. Структура МШС мінімальної конфігурації з урахуванням мікропроцесора Intel 8086.

3. Розробка функціональної схеми микропроцессорного модуля.

Микропроцессорный модуль є власне основним вузлом мікропроцесорної системи. У його складу входять сам мікропроцесор, тактовий генератор, буферні регістри, шинний формирователь, дешифратор адреси контролера переривань і контролер переривань. Функціональна схема микропроцессорного модуля представлена малюнку 2.

Рис. 2. Функціональна схема микропроцессорного модуля. Генератор тактових імпульсів виконано на мікросхемі 8284. Генератор має у собі кварцовий резонатор задля забезпечення підвищеної стабільності частоти генерованого сигналу, кнопку скидання що забезпечує видачу генератором на вхід процесора сигналу reset, RC ланцюг яка виключає ефект «дребезга» контактів при натисканні кнопки скидання. Генератор має п’ять входів і трьох виходу. Ко входам X1 і X2 підключається кварцовий резонатор, вхід F/C служить для вибору внутрішнього чи зовнішнього задає генератора, під час подачі нею логічного «0» генерація тактових імпульсів виробляється внутрішнім генератором, під час подачі «1» — зовнішнім що ставлять генератором, вхід CSN дозволяє забезпечити синхронізацію тактових сигналів шляхом скидання делителей частоти під час роботи від зовнішнього задає генератора. Входи F/C і CSN у цій схемою заземлені. Ко входу RES підключається кнопка скидання. На виході CLK підключеному до входу CLK процесора, формується тактовий сигнал генерований генератором. Вихід RES служить для видачі сигналу скидання, і підключений до входу CLR процесора. Вихід RDY генератора підключений до входу RDY процесора, видає сигнал готовності генератора. Як центрального процесора використовується мікросхема мікропроцесора I8086. Ця мікросхема має шістнадцять тристабильных входов/выходов AD0-AD15, які забезпечують видачу адреси на шину адреси, і видачу (прийом) даних на (з) шину даних. Ці виходи під'єднані до двом мікросхемах 8282 і лише до мікросхемі 8286 в такий спосіб, що молодші вісім розрядів під'єднані до однієї мікросхемі 8282 та однієї 8286, старші до що залишилася мікросхемі 8282. Сигнал STB формований мікропроцесором є стробирующим сигналом для буферних регістрів RG. Вихід OP/IP формує сигнал напрями передачі для шинного формирователя виконаного на мікросхемі 8286. Сигнал DE визначає тип інформації переданої в цей час на шину AD0-AD15 (адрес/данные), і є сигналом вибору мікросхеми для шинного формирователя. Сигнал M/IO служить для вказівки типу устрою (пам'ять чи устрою В/В) при адресації. Сигнали R і W є стробирующими сигналами читання і запис відповідно. На вхід INT надходять сигнали запиту переривання від контролера переривань, із виходу INTA знову на контролер переривань надходять сигнали підтвердження переривання. Вхід процесора MN/MX служить для вибору типу конфігурації системи (максимальная/минимальная). Для вибору мінімальної конфігурації до цього входу підведено логічна «1». Буферні регістри виконані на восьми розрядних мікросхемах 8282. Входи даних цих мікросхем під'єднані до виходам AD0-AD15 мікропроцесора, виходи під'єднані до шині адреси. На вхід стробирования STB надходить сигнал сторбирования адреси STB з процесора, до входу вибору мікросхеми OE підведено логічний «0». Шинний формирователь виконано на восьми розрядної мікросхемі 8286. Входи даних цієї мікросхеми під'єднані до входам/выходам AD0-AD7 мікропроцесора, виходи під'єднані до шині даних. На вхід напрями передачі надходить сигнал OP/IP з процесора, до входу вибору мікросхеми CS підведено сигнал DE формований процесором. На мікросхемі DD6 виконано дешифратор адреси для контролера переривань (8259). Ко входу дешифратора буде підключено всі розряди шини адреси — й сигнал M/IO. На виході дешифратора формується логічний «0» коли всі розряди шини адреси нині напівживі логічного «0» і сигнал M/IO сигналізує про вибір устрою ввода/вывода. Вихід дешифратора підключений до входу CS (вибір мікросхеми) контролера переривань. Контролер переривань виконано на мікросхемі 8259. Мікросхема підключається до шині даних через входы/выходы D0-D7. Вхід A0, підключений до молодшого розряду шини адреси використовується для вибору регістрів контролера під час обміну даними між контролером і процесором. Вихід INT підключений до однойменному входу процесора використовується на формування запиту переривання контролером, своєю чергою вхід контролера INTA забезпечує отримання підтвердження переривання. Сигнали R і W є стробирующими сигналами читання і запис інформації відповідно. Вхід SP підтягнутий до логічного «1», служить для вибору ролі мікросхеми (провідний «1», ведений «0») якщо використовується кілька мікросхем одночасно. На входи IR0, IR1 надходять запити переривання від модуля ввода/вывода.

4. Розробка функціональної схеми модуля памяти.

Модуль пам’яті включає у собі оперативне запам’ятовуючий пристрій виконане двома мікросхемах (DD4, DD5) улаштуванням 32Кx4, постійне запам’ятовуючий пристрій як восьми мікросхем (DD6чDD13) улаштуванням 8Кx1 і дешифратор старших розрядів адреси виконаний на мікросхемах DD1чDD3, який би звернення до ОЗУ буде в діапазоні адрес 0000hч7FFFh, і до ПЗУ буде в діапазоні адрес E000hчFFFFh. Ці адреси були враховано з розрахунку: Для ОЗУ: Початковий адресу + обсяг пам’яті (байт) — 1 Для ПЗУ: Кінцевий адресу — обсяг пам’яті (байт) + 1 Для цього варіанту початковий адресу ОЗУ дорівнює 0000h, обсяг пам’яті 256 Кбит = 32 Кбайт, следовательно:

0000h + 8000h (32 Кбайт) — 1 = 7FFFh.

Конечный адресу ПЗУ дорівнює FFFFh, обсяг ПЗУ 64 Кбит = 8 Кбайт, следовательно:

FFFFh — 2000h (8 Кбайт) + 1 = E000h.

Ниже, малюнку 3 представлена функціональна схема модуля ввода/вывода і таблиця розподілу адресного пространства.

Рис. 3. Функціональна схема модуля ввода/вывода, таблиця розподілу адресного пространства.

На мікросхемах DD1, DD3 виконано комбінаційна логічна схема, вихідний сигнал якої є вхідним сигналом CS (вибір мікросхеми) для мікросхем пам’яті ОЗУ DD4, DD5. Нижче подана таблиця істинності для цієї КЛС:

|№ |А15 |M/IO |R |W |Q | |1 |x |0 |x |x |1 | |2 |1 |x |x |x |1 | |3 |x |x |1 |1 |1 | |4 |0 |1 |0 |1 |0 | |5 |0 |1 |1 |0 |0 |.

Учитывая що сигналом вибору мікросхем для DD4, DD5 є логічний «0 », з таблиці видно що ОЗУ буде обрано тільки тоді ми, когда:

. старший розряд адреси (А15) дорівнює «0 », що забезпечує доступом до адресами до діапазоні 0000h (7FFFh;

. сигнал M/IO дорівнює «1 «(вибір модуля памяти);

. одне із сигналів R чи W дорівнює «0 «(строб читання чи записи).

Комбинационная логічна схема виконана на мікросхемі DD2, вихідний сигнал якої є вхідним сигналом CS (вибір мікросхеми) для мікросхем пам’яті ПЗУ DD6(DD13, забезпечує доступом до цим мікросхемах під час читання інформації з ПЗУ. Нижче подана таблиця істинності з цією КЛС:

|№ |А13 |А14 |А15 |M/IO |R |Q | |1 |x |x |x |x |1 |1 | |2 |x |x |x |0 |x |1 | |3 |0 |x |x |x |x |1 | |4 |x |0 |x |x |x |1 | |5 |x |x |0 |x |x |1 | |6 |1 |1 |1 |1 |0 |0 |.

Учитывая що сигналом вибору мікросхем для DD6(DD13 є логічний «0 », з таблиці видно що ПЗУ буде обрано тільки тоді ми, когда:

. старші розряди адреси А13, А14, А15 рівні «1 », що забезпечує доступом до адресами до діапазоні E000h (FFFFh;

. сигнал M/IO дорівнює «1 «(вибір модуля памяти);

. сигнал R дорівнює «0 «(читання памяти).

Адресні входи мікросхем пам’яті ОЗУ DD4 і DD5, під'єднані до молодшим 14-ти розрядам шини адреси, що дозволяє адресувати 16 384 осередків пам’яті. Виходи даних цих мікросхем під'єднані до шині даних в такий спосіб що виходи мікросхеми DD4 під'єднані до молодшим чотирьом розрядам шини даних, а виходи мікросхеми DD5 до старшого чотирьом. У результаті, оскільки до шині адреси ці мікросхеми підключені однаково, маємо адресацію до восьмиразрядным осередків пам’яті. Адресні входи мікросхем пам’яті ПЗУ DD6(DD13, під'єднані до молодшим 12-ї розрядам шини адреси, що дозволяє адресувати 4096 осередків пам’яті. Виходи даних цих мікросхем під'єднані до шині даних в такий спосіб кожна мікросхема підключена до жодного з розрядів шини даних. У результаті, оскільки маємо вісім мікросхем ПЗУ, і до шині адреси ці мікросхеми підключені однаково, маємо адресацію до восьмиразрядным осередків памяти.

5. Розробка функціональної схеми модуля ввода/вывода.

Модуль ввода/вывода містить у собі дві порту — паралельний порт введення, виконаний на мікросхемі 8255, і послідовний порт виведення, виконаний на мікросхемі 8251. Також у складі модуля ввода/вывода входять комбінаційні логічні схеми виконують роль дешифраторів адреси портів, і логічна схема, яка фіксує зміна стану інформаційних входів порту введення, на формування сигналу запиту переривання. Функціональна схема модуля ввода/вывода представлена малюнку 4. Входы/выходы даних мікросхеми 8255 з'єднані з шиною даних, адресні входи А0 і А1 з'єднані з відповідними розрядами адресної шини, причому вхід А1 з'єднаний із лінією першого розряду шини адреси через інвертор. З шини управління на входи WR і RD мікросхеми надходять сигнали читання і записи даних, на вхід CS (вибір мікросхеми) надходить сигнал від дешифратора адреси виконаного на мікросхемах DD2, DD3. На мікросхемах DD7чDD15, виконано схема забезпечує формування сигналу запиту переривання IRQ0, незалежно від зміні інформації на входах PA0чPA7 мікросхеми 8255. Входы/выходы даних мікросхеми 8251 з'єднані з шиною даних, вхід C/D (команды/данные) з'єднаний із молодшим розрядом адресної шини, з шини управління на входи WR і RD мікросхеми надходять сигнали читання і запис даних, на вхід CS (вибір мікросхеми) надходить сигнал від дешифратора адреси виконаного на мікросхемі DD4. На вхід CLK (синхронізація) і RST (скидання) надходять відповідні сигнали (формовані тактовым генератором) з шини управління. Сигнал із виходу TxE який сигналізуватиме у тому що порт передав дані на периферійне влаштування і готовий узяти черговий байт від процесора передачі, надходить на шину управління, як сигнал запиту переривання IRQ1.

Рис. 4. Функціональна схема модуля ввода/вывода.

Дешифратор адреси порту входження у вигляді КЛС виконаною на мікросхемах DD2 і DD3, забезпечує формування логічного «0», що є сигналом вибору мікросхеми порту введення (DD5). Нижче приведено таблиця істинності для даної КЛС:

|№ |А1 |А2 |А3чА15 |M/IO |Q | |1 |x |x |x |1 |1 | |2 |x |x |1 |x |1 | |3 |0 |0 |x |x |1 | |4 |1 |1 |x |x |1 | |5 |0 |1 |0 |0 |0 | |6 |1 |0 |0 |0 |0 |.

Таким чином, вибір мікросхеми DD5 забезпечується виконанням наступних условий:

. сигнал M/IO дорівнює «0» (вибір устрою ввода/вывода);

. все розряди шини адреси починаючи з А3 і з А15 рівні «0»;

. значення розрядів А1 і А2 нерівні між собою. З цього випливає, що саме звернення до мікросхемі порту введення можливе діапазоні адрес 02hч05h, що він відповідає умові завдання. Необхідність виділення пору введення одного, а чотирьох адрес, зумовлена тим що мікросхема 8255 має у собі три порту ввода/вывода, адресація до якою провадиться у вигляді адресних входів А0, А1 мікросхеми, ще одну адресу відводиться під регістр управляючого слова мікросхеми. Таким чином комбінаційна логічна схема виконана на мікросхемах DD1, DD2, DD3, забезпечує хіба що «усунення» адреси 00h, що є базовим адресою мікросхеми 8255, на адресу 02h є базовим адресою порту введення системи. Таблиця перетворення адрес, комбінаційної логічного схемою виконаною на мікросхемах DD1, DD2, DD3, представлена ниже:

| |Адреса на |Адреса | | |шині адреси |на | | | |микросх| | | |еме DD5| |№ |А2 |А1 |А0 |А1 |А0 | |1 |0 |1 |0 |0 |0 | |2 |0 |1 |1 |0 |1 | |3 |1 |0 |0 |1 |0 | |4 |1 |0 |1 |1 |1 |.

Дешифратор адреси, виконаний на мікросхемі DD4, забезпечує доступом до порту виведення буде в діапазоні адрес 052hч053h. Нижче подана таблиця істинності для даного дешифратора:

№ |А1 |А2 |А3 |А4 |А5 |А6 |А7чА15 |M/IO |Q | |1 |0 |x |x |x |x |x |x |x |1 | |2 |x |1 |x |x |x |x |x |x |1 | |3 |x |x |1 |x |x |x |x |x |1 | |4 |x |x |x |0 |x |x |x |x |1 | |5 |x |x |x |x |1 |x |x |x |1 | |6 |x |x |x |x |x |0 |x |x |1 | |7 |x |x |x |x |x |x |1 |x |1 | |8 |x |x |x |x |x |x |x |1 |1 |.

|9 |1 |0 |0 |1 |0 |1 |0 |0 |0 | | Як очевидно з таблиці, задля забезпечення стану логічного «0» не вдома дешифратора (вибір мікросхеми DD6), необхідним є дотримання наступних условий:

. на шині адреси (А0чА15) повинен може бути адресу 052h чи 053h;

. сигнал M/IO має дорівнювати «0» (вибір устрою ввода/вывода). Натомість різницю між адресацією за адресою 052h чи адресою 053h б’ють по молодшому розряді шини адреси (А0) підключеному до входу C/D (команды/данные).

6. Список використаної литературы.

. «Мікропроцесори і мікропроцесорні системы.».

. «Напівпровідникова схемотехника.» У. Титце, До. Шенк. internet.

. internet.

. internet.

. internet ifericos/82C84.PDF.

. internet.

———————————- [pic].

[pic].

[pic].

[pic].

[pic].